Регенератор n-уровневого цифрового сигнала

,. 3 ПИСАНИЕ ИЗОБРЕТЕВТОРСНОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ 4(71) Одесский электротехническийинститут связи им. А,С,Попова(56) Авторское свидетельство СССРВ 640448, кл. Н 04 В 3/58, 1976.Патент ЕПВ У 0073400,кл, Н 04 В 3/36, 1982. 54) РЕГЕНЕРАТОР М-УРОВНЕВОГО ЦИФРООГО СИГНАЛА(57) Изобретение относится к электросвязи и может использоваться в многоканальных системах связи с временным.801370790 разделением каналов. Цель изобретения - повышение помехоустойчивостипутем уменьшения влияния низкочастотных помех канала связи и уменьшенияразмножения ошибок при использованиинебалансных кодов. Регенератор содержит полосовой фильтр 1, амплитудныйкомпаратор (АК) 2 макс, уровня входного сигнала, АК 3 миним, уровнявходного сигнала, АК 4 промежуточныхуровней входного сигнала, блок памяти 5, сумматор б, элементы ИЛИ 7,блоки задержки 8 и блок тактовойсинхронизации 9. Полосовой фильтр 1иэ входного цифрового сигнала (ВЦС)(И = 3) формирует пятиуровневый цифровой сигнал без низкочастотных искажений. АК 2-4 имеют пороги срабатывания, соотв. ;ерединам окон глазковойдиаграммы. На выходе блока памяти 5формируются сигналы, соотв. уровням1пя ти ур ов н е в о го сигнала + 1 , - 1" + 2 " , " - 2 " , При этом если в ВЦС быппереход о т уровня " + 1 " к уровнюО "или от уровня " 0" к уровню " - 1 " , тоформируется сигнал " - 1 " . Если былпереход о т уровня " + 1 " к уровню " - 11370790то формируется сигнал "-2", Аналогично формируются сигналы при положит, перепадах, в ВЦС. Сумматор 6, выполненный в виде сумматора по модулю И, элементы ИЛИ 7 и блоки задержки 8 восстанавливают исходный цифровой сигнал троичного кода. Введены блоки 1, 7, 8. 2 ил.Изобретение относится к электросвязи и может быть использовано вмногоканальных системах связи с временным разделением каналов.Целью изобретения является повыше 5ние помехоустойчивости путем уменьшения влияния низкочастотных помехканала связи и уменьшения размноженияошибок при использовании небалансныхкодов,На фиг. 1, представлена электрическая схема регенератора И-уровневогоцифрового сигнала, на фиг, 2 - глаэковая диаграмма цифрового сигнала без15низкочастотных искажений при М = 3(где М - количество уровней входногоцифрового сигнала),Регенератор Я-уровневого цифровогосигнала содержит полосовой фильтр 1,амплитудный компаратор 2 максималь 20ного уровня входного сигнала, амплитудный компаратор 3 минимального уровня входного сигнала, амплитудные компараторы 4 промежуточных уровнейвходного сигнала, блок 5 памяти, сумматор 6, элементы ИЛИ 7, блоки 8 задержки и блок 9 тактовой синхронизации.Регенератор Х-уровневого цифрового30сигнала работает следующим образом(для случая 11 = 3),При поступлении входного цифрового сигнала, имеющего низкочастотныеискажения, на выходе полосового фильтра 1 (фиг, 1) образуется пятиуровневый цифровой сигнал без низкочастотных искажений (фиг, 2), который следует йа входы амплитудных компараторов 2-4, Амплитудные компараторы2-4 имеют пороги срабатывания, соотнетствующие серединам окон глазковой диаграммы (фиг. 2), в результате чего на блоке 5 памяти появляютсявыходные сигналы, соответствующиеуровням пятиуровневого сигнала "+1","-1", "+2" и "-2". При этом выделение переходов напряжения вход- .ного цифрового сигнала осуществляетсяследующим образом, Если во входномцифровом сигнале был переход от уровня "+1" к уровню "0" или от уровня"0" к уровню "-1", то с блока памяти5 поступает сигнал "-1". Если бып переход от уровня "+1" к уровню "-1",то с блока памяти 5 следует сигнал"-2". Аналогично осуществляется выделение переходов напряжения входного цифрового сигнала при его положительных перепадах. При этом появляются сигналы "+1" и "+2",Сумматор 6, выполненный в видесумматора по модулю М (в рассматриваемом случае И = 5), элементы ИЛИ 7и блоки 8 задержки восстанавливаютисходный цифровой сигнал (троичногокода), При этом, если в пятиуровневом сигнале появляется уровень "+2",то это соответствует лишь переходуво входном цифровом сигнале от уровня "-1" к уровню "+1", т,е. уровень"+2" пятиуровневого сигнала соответствует уровню "+1" входного цифрового сигнала, а уровень "-2" пятиуровневого сигнала соответствует уровню"-1" входного цифрового сигнала. Изменение выходного сигнала при поступлении уровней "+1" или "-1" обеспечивает сумматор 6.Формула изобретенияРегенератор И-уровневого цифрового сигнала, содержащий последовательно соединенные блок тактовой синхро1370790 генератора. и Составитель В.ОрловТехред М,Дидык рректор В.Бутяга Н.Швыдка з 429/56 Ти ВНИИПИ Государст по делам иэоб 113035, Москва, аж 660енного комитета СССРетений,и открытий-35, Раушская наб д. 4/5 Подписи твенно-полиграфическое предприятие, г.ужгород, ул.Проектная,рои низации, блок памяти, а также сумматор, амплитудный компаратор максимального уровня входного сигнала,амплитудный компаратор минимальногоуровня входного сигнала и амплитудные компараторы промежуточных уровней входного сигнала, выходы которыхподсоединены к соответствующим входамблока тактовой синхронизации и соответствующим информационным входамблока памяти, о т л и ч а ю щ и йс я тем, что, с целью повышения помехоустойчивости путем уменьшениявлияния низкочастотных помех канала 15связи и уменьшения размножения ошибокпри использовании небалансных кодов,введены цепи, состоящие из последовательно соединенных элементов ИЛИ иблоков задержки, и полосовой фильтр, 20при этом выход полосового фильтраподсоединен к входам амплитудногокомпаратора максимального уровня входного сигнала, амплитудного компаратора минимального уровня входногосигнала и амплитудных компараторовпромежуточных уровней входного сигнала, выход максимального уровня входного сигнала и выход минимальногоуровня входного сигнала блока памятиподсоединены к первым входам соответствующих элементов ИЛИ, выходы промежуточных уровней входного сигналаблока памяти подсоединены к соответствующим первым входам сумматора,вторые входы которого подключены квыходам соответствующих блоков задержки, выходы сумматора подсоединены квторым входам соответствующих элементов ИЛИ, а тактовые входы блоковзадержки подключены к выходу блокатактовой синхронизации, причем сумматор выполнен в виде сумматора по модулю И, а вход полосового фильтраи выходы блоков задержки являютсясоответственно входом и выходами ре