Сумматор-накопитель

(50 4 3 Ь% 11%: Г ОПИСАНИЕ ИЗОБРЕТЕНИЯ МУ СВИ СТВ К АВТОР У 43) юметика цифровых1969, с. 179,ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ(57) Изобретение относится к областивычислительной техники, может бытьиспользовано при построении интегральных микросхем цифровой обработкиинформации. Целью изобретения является повьппение быстродействия засчет сокращения длительности дополнительного такта суммирования приреализации параллельной обрабо нкяк первых складываемых операндов очередной группы, так и Аункций перенося предыдупей группы операндов, Сумматор-накопитель позволяет обрабатывать операнды, следующие друг зя другом с постоянной тактовой частотой, включая смежные операндь соседних групп, а также просто реализовывать сложение операндов при изменении числа операндов в группах.Сумматор-накопитель содержит входыК-разрядных операндов, Н секций, каждая из которых содержит Х/2-ряэрядный сумматор 2, накопительныйрегистр 3, выходной регистр 4,триггер 5 переноса, Вторая секция содержит также коммутатор 6 и группу элементов И 7. Сумматор-накопитель содержит кроме того, элемент 8 задержки, Н триггеров 9, триггер 1 Остаршего разряда выходы 11 суммы,выход 12 старшего разряда суммы, выход 13 окончания суммирования,вхоц 14 управления суммированиемгруппы операндов, тактовый вход15. 1 ил.Изобретение относится к вычислительной технике, автоматике и, в частности, может использоваться в интег"ральных микросхемах циАровой обработки инАормации. 5Цель изобретения - повьдпение быстродействия сумматора-накопителя.Ня чертеже представлена Функциональная схема сумматора-накопителя.Сумматор-накопитель содержит вход1 е1 1 с-разрядных Операндов Н секций,каждая из которых содержит к,2-разрядный сумматор 2 накопительный регистр 3 выходной регис.".р 4, триггер 5 .1 ереноса, вторая секция содержит копутатор 6 и группу элементовИ 7, элемент Р эацержки 1 Н триггеров9, триггер 0 старшего рязр 11 дявьпсод11 суммы, выход 12 старпего разрядасуммы, выход 13 окончания суммировяния, вход 14 управления суммированием группы операндов, тактовый вход 15.Сумматор-накопитель работает следуюп 1 и образом,Ня вход 15 поступают тактовые импульсы, а на вход 14 - упрявляюшийсигнал, показываюдий сколько входныхоперандов надо сложить. Складываемыеоперандь ЛА А поступают навходы , и 1,2.1 с/2 разрядов перво:го операнда поступают ня входы сумматора 2, первой секция, где складываются с операндом поступивпимпо шинам 16,1 иэ регистра 3,., В перВом такте этот Операнд равен 11 улю 35(пикы устянОВки регистроВ В нячяль 2ное состояние "О" не показаны),Результат записывается в накопительный регистр 3.1 и триггер 5,1 переноса по заднему Аранту тактового импульса. Аналогичным образом первая секция складывает М операндов. Результаты сложения сумматора 2. (Б, Б ,БА,) Аормируются на выходе 7,1 с задержкой Т - время Аормирования суммы, Результат сложения операнда А, записывается в выходной регистр 4.1 по заднему Фронту сигнала с входа 14.1/2 разрядов операнда А, ва второй секции поступают на коммутатор 6, который по управляющему сигналу с выхода 18 передает их ня регистр 3.1. Группа элементов И 7 задает "О ня входе сумматора .2, который за время первого такта обрабатывает перенос с выхода 19.1 из первой секции от сложения последнего операнда предшествующей группы операндов.Входная инФОрмация в этом промежутке времени (по шинам 16,1 и 19.1)г фР Результят суммирования Опоявляется ня ьыходе 17.2 через вре. - мя Т, и записывается в выходнои регистр 4.2 по заднему Фронту инверснсго сигнала с выхода 1 Ч.1/2 разрядов второго операнда А поступают на вход сумматора 2.2, где складываются с разрядами первого операнда А. Результат Б появляет 2ся на выходе 17.2 и записывается в регистр 3.2 по заднему Аронту тякто 1354185ного импульса. Одновременно в триггер 5.2 записывается перенос из второй секции РНа выходах 11,2 регистра 4,2 ре 5 зультат сложения предшествующих чисел появляется с задержкой на один такт Т относительно информации 11.1.Сумматоры остальных секций складьг нают и накапливают перенос второй секции от сложения М операндов. Аналогичным образом работает последняя секция, Она обрабатывает все переносы от сложения М предьдущих операндов за Нтакт. Окончательная сумг" нма Б и перенос Р секции появляютмся на выходах 11.Н и 12 с задержкой на Нтакт. Триггер 9.1 реализует счетный режим работы и формирует сигнал на выходе 18. Введенные триггеры 9.29.Нсоединены последовательно и реализуют задержку на один такт каждый сигнала с выхода 18. Элемент 8 задержки гарантирует запись информации в триггер 9.1 по так. товому сигналу с входа 15. Реально величина задержки линии выбирается исходя из условия 2-5 Т где Т, быстродействие триггера.Одновременно с появлением информации на выходах 11,Н и 12 появляется сигнал на выходе 13, что свидетельствует о завершении сложения М операндов.Предлагаемое устройство позволяет совместить обработку каждойгруппы операндов и суммирование переносов от предьдущей группы, т.е. сократить длительность дополнительного такта суммирования до Т/2Формула изобретенияСумматор-накопитель, содержащий Н секций, каждая из которых содержит ы/2-разрядный сумматор, где К - разрядность суммируемых операндов, накопительный регистр, триггер переноса и выходной регистр, причем выходы накопительного регистра соединены с первыми входами сумматора, а выходы сумматора соединены с входами выходного регистра, и каждой секции, кроме второй, выходы сумматора соединены с входами накопительного регистра, вторые входы сумматора первой секции соединены с младшими Х/2 разрядами входа сумматора-накопителя, выход переноса сумматора каждой секции соединен с В-входомсоответствующего триггера переноса,выход которого соединен с входомпереноса последующей группы, тактовые входы накопительных регистровсоединены с тактовыми входами триггеров переноса и подключены к тактовому входу сумматора-накопителя,тактовый вход выходного регистрапервой секции соединен с входом управления суммированием группы операндов сумматора-накопителя, выходы выходных регистров секций соединены ссоответствующими разрядами выходасуммь 1 сумматора-накопителя, о т л ич а ю щ и й с я тем, что, с цельюповышения быстродействия, он дополнительно содержит коммутатор, Нтриггеров и группу элементов И и элемент задержки, причем В-вход первоготриггера соединен с входом управления1суммированием группы операндов, атактовый вход соединен с тактовыми входами триггеров с второго по(М)-й и через элемент задержки подключен к тактовому входу сумматоранакопителя, прямой выход первоготриггера соединен с адресным входомкоммутатора и с первыми входами элементов И группы, вторые входы которых соединены соответственно с К/2старшими разрядами входа сумматоранакопителя и подключены к соответствующим информационным входам первойгруппы коммутатора, информационныевходы второй группы которого соединены с выходами сумматора-накопителявторой секции, выходы коммутатораподключены к входам накопительногорегистра второй секции, ныходы элементов И группы соединены с вторымивходами сумматора второй секции,прямой выход каждого 1 -го триггера,где х 1 Н, соединен с 13-входом(Н)-го триггера соединен с выходомокончания суммирования сумматора-накопителя, инверсные выходы триггеровс первого по (Н)-й. соединены с тактовыми входами ныходных регистровсекций соответственно с второй поН-ю, выход переноса сумматора Н-йсекции соединен с Э-входом Н-го триггера, тактовый вход которого подключен к инверсному ныходу (Н)-готриггера, а выход является выходомстаршего разряда суммы сумматора-накопителя