Вычислитель статистических моментов

Номер патента: 517021

Опубликовано: 05.06.1976

Авторы: Рейхенберг, Шевченко

МПК: G06F 7/38

Метки: аргументов, вычисления, двух, квадратного, корня, произведения, частного

...со единены с параллельными,входами элемента анализа сходимости 11, выход которого соецинен с входом сброса элемента управр ления 12.Выход регистра 1 первого псевдоумножителя соединен с основным входом сумматора 2, выхоц которого соединен с входов регистра первого псевдоумножителя,Ко входу 13 сумматора 2 подсоединен выход односторонней памяти, в) которой1( хранятся константы вида 2 (+1 где=0,1 ВУправление процессом вычисления путем подачи соответствующих тактовых сдвигаопих импульсов, осуществляется элементомуправления 1 2.Г 1 араллельно-последовательная структура определяет параллельное вычисление приве денных рекуррентных соотношений алгоритма, каждое из которых вычисляется последовательно, и каждой итерации ,за (В, + Ю) тактов,...

Номер патента: 560224

Опубликовано: 30.05.1977

Автор: Рувинский

МПК: G06F 7/38

Метки: вычисления, квадратного, корня

...вычитания триггер 7 устанавливается в 1. Единичный выход триггера 7 соединен с входом элемента И 9, второй вход элемента И 9 - с выходом регистра 3, а выход через элемент 8 задержки - с нулевым установочным входом триггера 7. Поэтому на выходе элемента И 9 формируется одиночный импульс, соответствующий младшей единице регистра 3, Именно в этот момент производится модификация делителя, т. е. прибавление двойки к содержимому регистра 3. Для этого выход элемента И 9 соединен с входом элемента И 11, на второй вход элемента 11 проходит сигнал с выхода 17, на котором находится уровень логической 1 в режиме вычитания или сложения, С выхода элемента И 11 в режиме вычитания поступает сигнал +2 на вход сумматора 6. После каждого вычитания...

Номер патента: 922735

Опубликовано: 23.04.1982

Авторы: Крищишин, Мельник, Черкасский

МПК: G06F 7/552

Метки: вычисления, квадратного, корня

...влево, в результате чего получаем аргумент, приведенный к интервалу 1/4 1)Регистры 4 и 5 сдвига осуществля. ют сдвиг аргумента по сигналам управления дешифраторов 2, которые показаны на фиг. 4 и 5.Чтобы после выполнения операцииизвлечения корня привести число кформату с фиксированной запятой, егонеобходимо сдвинуть на - разрядоввправо, что вытекает из формулыРГХ= Гх 2 =1 Х 2 ОПосколькуР = У 5 2 +У 2 +УЗ.2 +У 4.(2 +23),тоР2 5+У 0. 2 +73 2 +74(2 + 2 )1 0. 1 0.(О, 000625) 0 = (О, 0000000000101000).В первом такте, после записи этогочисла во входной регистр 1 дешифра"торы 2 и 3 вырабатывают следующие 15 управляющие сигналы0; т= 0; К= 1;У 4= О; д= 1,Сдвиговые регистры 4 и 5 производят сдвиг числа влево наР = У 5 2 "+У 0 2+УЗ 2. +У(2 + 2 ) =...

Номер патента: 924703

Опубликовано: 30.04.1982

Авторы: Пронин, Цесин, Шостак

МПК: G06F 7/552

Метки: вычисления, квадратного, корня

...принципу, как это показано на фиг. 5. Он содержит К (и + 1) разрядных комбинационных сумматоров 30, сдвинутых друг относительно друга на один разряд, пер вый вход 31 каждого из которых соеди-, нен с выходом Формирователя 10, а второй вход 32 всех сумматоров, кроме первого, - с выходом значений п старших разрядов предыдущего сумматора 30 (для первого сумматора 30 на его вход 32 подается нуль), управляющий вход 33 каждого, сумматора 30 соединен с соответствующим разрядом, поступающим на первый вход блока 11 умножения с выхода коммутатора 8., выход последнего сумматора 30, а также выходы 34 младшего разряда всех остальных сумматоров 30 являются выходом блока 11 умножения, в котором реализован способ умножения с младших 45 разрядов....

Номер патента: 1015379

Опубликовано: 30.04.1983

Автор: Стасюк

МПК: G06F 7/552

Метки: вычисления, квадратного, корня

...векторы,ное изобенно представляющие соажение у , оС и 01 ч Х.разрядные матрибой разрядное ии 3.Запишетом.виде% представляющие сображение х, и с 1. при ние (1) в разверну 4 и К = 3 м вырапри и 3 1015вания слагаемых являются выходами бло-ка формирования слагаемым.На чертеже представлена схема устройства для вычисления квадратногокорня.ФУстройство, содержит два сумматора1 и 1., сумматор-вычитатель 2, блок3 формирования слагаемых, блок 4 .Формирования вычитаемого., блок 5 формирования сигнала удвоения, блок 6 ана" 1 ф лиза, элемент ИЛИ 7, два регистра 8эф . 8 сдвига, распределитель 9 импуль-: сов, первый уйравляющий вход 10 уст"ройства, второй. управляющий вход 11устройства, выхо 12 устройства, иК-входных шин., 13 (.1 ф. 1.,2,.еп)...