Арифметическое устройство

(54) АРИФМ (57) Изобр тельной тех зовано приустройстввекторно-мЦель изобрональных всчет обесп оненни, вы дами поли делиростве люб мы и фун щения в остр пере размерности. зности,ОСУДАРСТВЕННЫЙ КОМИТЕТ СС О ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНР 5705009/24-2412.8504,87. Бюл. 1 Ф 15,3(088.8)орское свидетельство СССРкл. С 06 Р 7/38, 1978. ТИЧЕСКОЕ УСТРОЙСТВОтение касается вычислиники и может. быть испольпостроении арифметическихВМ и специализированныхтричных вычислителей.тения - расширение функцизможностей устройства зачения вычисления второйстройство содержит регист ры 1-5, регистр результата 6, комбинационный сумматор 7 бразователь многорядного кода рядный 8, элементы И 9-12 и триггер 13. Устройство выполняет операции сложения и умножения и вычисления второй разности. Использование устройства в автономном режиме позволяет генерировать дискретные значения различных функций одной переменной, например последовательность. чисел Фибоначчи. При построении вычислительных сред, реализующих алгоритмы конечно-разност ными методами, можно решать дифференциальные системы алгебраических уравчислять приближенными мет1 130566Изобретение относится к вычисли" тельной технике, может быть использовано при построении арифметических устройств ЭВМ и специализированных векторно-матричных вычислителей и является усовершенствованием устройства по авт. св. Ф 711570.Цель изобретения - расширение. функциональных возможностей устройства за счет обеспечения вычисления второй 10разности.На фиг. 1 представлена структурная схема предлагаемого устройства; на фиг. 2 - структурная схема преобразователя многорядного кодадля слу чая разрядности операндов и = 3; на фиг, 3 - процесс преобразования многорядного кода в двухрядный и однорядный.Устройство (фиг, 1) содержит пер вый 1, второй 2, третий 3, четвертый 4 и пятый 5 регистры, регистр 6 результата, комбинационный сумматор .7, преобразователь 8 многорядного кода в двухрядный, первый 9, второй 10, третий 11 и четвертый 12 элементы И и триггер 13.1Преобразователь многорядного кода (фиг. 2) содержит и + 1 известных одноразрядных трехвходовых сумматоров 14.Выходы регистров 1 и 6 подключены к соответствующим входам сумматора 7, выход которого соединен с входом регистра 6, младший разряд которого подключен к знаковому разряду регистра 2, первые входы элементов И 9-12 подключены соответственно к прямому и инверсному выходам знакового разряда регистра б, вторые входы элементов И 9 и 11, 10 и 12 соединены соответственно с инверсным и прямым выходами знакового разряда регистравыходы элементов И 9 и 10, 11 и 45 12 подключены соответственно к входам установки триггера 13 в единичное и нулевое состояния, Т-вход триггера 13 подключен к инверсному выходу сигнала переноса сумматора 7, а выход триггера 13 - к знаковому разряду регистра б.К входам регистров 3-5 подключены входы третьего, четвертого и пятого операндов соответственно, а их выходы соединены соответственно с первым, вторым и третьим входами преобразователя 8, первая группа выходов которого соединена с входом первого 2 2операнда, образуя узел МОНТАЖНОЕ ИЛИ,выход которого подключен к входу регистра 1, а вторая группа выходов соединена с входом второго операнда ивыходом сумматора 7, образуя такжеузел МОНТАЖНОЕ ИЛИ,В пределах преобразователя 8 шина-го разряда первого входа (д = 1и) соединена с первым входом (+1) -го сумматора 14, шина д-го разрядавторого и третьего входов - с вторыми третьим входами -го сумматора 14соответственно, выходы сумм 1-х(К = 2п+1) сумматоров 14 подключены соответственно к первой и второйгруппам выходов преобразователя 8.Устройство функционирует под действием управляющих сигналов (не показаны), В качестве операндов используются двоичные числа с фиксированнойзапятой в дополнительном коде.При выполнении операций сложенияи умножения работа устройства не отличается от известного устройства.Перед началом сложения в регистры1 и 6 записываются слагаемые. Еслизнаковые разряды регистров 1 и 6 совпадают, триггер 13 устанавливается внулевое, иначе - в единичное состояниеСодержание триггера 13 инвертируется,если при сложении возникает переносиз старшего разряда сумматора 7.При этом знаковый разряд регистра брезультата и содержимое триггера .13не совпадают, что является признакомпереполнения разрядной сетки.Перед началом умножения триггер 13 и регистр 6 устанавливаются в нулевое состояние. В регистр 1 засылается множимое, в регистр 2 - множитель. Умножение осуществляешься последовательным суммированием частичных произведений. В каждом такте умножения анализируется младший разряд регистра 2. Если он равен единице, содержимое регистра 1 складывается в сумматоре 7 с содержимым регистра 6, где накапливается сумма частичных произведений. При арифметическом сдвиге вправо на один разряд младшие разряды регистра 6 переходят в старшие разряды регистра 2. После и-го сдвига в случае равенства единице знакового разряда множителя, перемещенного в младший разряд регистра 2, осуществляется коррекция результата: инвертированное содержимое регистра 1,13056 62 4второй разности, чта расширяет функциональные вазможности. При задании программы обмена информацией между регистрами 3-5 (коммутации регистров и задания начальных значений 4, В д) вычисление второй разности паз - валяет в автономном режиме генерировать дискретные значения различных функций одной переменной например последовательность чисел йлбоначчи. При построении вычислительных сред, реализующих алгоритмы конечно-разнастньпи методами, можно решать дифференциальные системы алгебраических уравнений, вычислять приближенными методами полинамы и функции, моделировать перемещения н пространстве любой раз -АриФметическое устройство по ант.сн, Р 711570, а т л и ч а ю щ е е с я тем, что, с целью расширения функцис нальных возможностей за счет вычисления второй разности, ана содержит третий, четвертый и пятый регистры и преобразователь многорядного кода з двухрядньй, причем выходы третьего, 30 четвертого и пятсга регистров соединены с первым, вторым и третьим входами преобразователя многорядного кода н двухрядньй, первая группа выходов которого соединена с входом первого регистра, вторая группа выходов преобразователя многорядного кода в двухрядный соединена с входом регистра результата о о оР Рие.,Составитель О. Березикаведактар Н.Рогулич Техред И.Попович ректор Т.Кол з 1451/ ВНИИП Тираж 673рстненнагообретенийа, Ж, Р адписное митета ССС крытий кая наб Г к а"аоизвадстненн олиграфическое предприятие, г, Ужгород, ул, Проектна увеличенное на единицу, суммируетсяс содержимым регистра 6. В итоге нрегистре 6 содержатся старшие, а врегистре 2 - младшие разряды произведения. 5Перед началом вычисления второйразности = 2 В - с +с регистры1, 2 и б и триггер 13 устанавливаются в нулевое состояниеВ регистры3-5 засыпаются операнды 2 В, -с, д 10соответственно, образующие на входепреобразователя 8 трехрядную кодовуюматрицу (КМ)у.Процесс преобразования КМ додвухрядной КМ (фиг, 3), образованной 15из разрядов сумм Б и переносов Р,за один такт работы 7 одноразрядного сумматора - первый шаг преобра- мерности,зования, Записанные в регистры 1 и6 соответственно Б и Р подаются на 20 ф о р м у л а и з о б р е т е н и явход сумматора 7, где за время"зсумматора без ускорения переносов)образуется однарядный код результата- второй шаг преобразования.На рисунке точками изображеныдвоичные разряды кодов соответствующего веса, Рамки окружают разряды,подаваемые на входы сумматора, Номера шагов проставлены возле горизон -тальных линий,Наличие регистров 1 и б позволяеторганизовать работу устройства привычислении второй разности н конвейерном режиме,Таким образом, предлагаемое устройство, кроме операций сложения и умнажения, обеспечивает вычисление1