Устройство для распределения заданий процессорам

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 119) (11) 02 А 1 51)4 С 06 Р 6 ОПИСАНИЕ И 306 РЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) Авторское свидетельство СССРУ 913377, кл. С 06 Р 9/00, 1978.Авторское свидетельство СССРВ 1205144, кл. С 06 Р 9/46, 12.06.84.(54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯЗАДАНИЙ ПРОЦЕССОРАМ(57) Устройство для распределениязаданий процессорам относится к вычислительной технике и может бытьиспользовано в многомашинных и мультипроцессорных системах для распределения нагрузки. Изобретение можетбыть использовано в отказоустойчивых мультипроцессорных системах,Цель изобретения - упрощение устройства. Устройство содержит два блока памяти, счетчик, генератор импульсов, элемент задержки, дешифратор,элемент НЕ. Сущность изобретения заключается в том, что для упрощенияв него введены блок памяти, дешифратор и элемент НЕ. 1 ил,15 45 50 1 129032Изобретение относится к вычислительной технике и может найти применение в многомашинных и многопроцессорных системах для распределения нагрузки между процессорами.На чертеже представлена структурная схема уетройства,Устройство содержит блок памяти1, счетчик 2, генератор импульсов 3,элемент задержки 4, блок памяти 5, 10дешифратор 6 и элемент НЕ 7, информационную магистраль 8, вход 9 запуска, сигнальный выход 10, группукодовых выходов 11, информационныевыходы 12.Работа устройства заключается втом, что оно осуществляет динамическое распределение запросов попроцессорам (ЭВМ) с учетом их функциональных воэможностей. Функциональ.ные возможности процессоров отображаются в блоке памяти 1. При этомесли данный процессор способен выполнить данную функцию, в соответствующую ячейку блока памяти 1 заносится ч 1", если нет, то "0",Для обеспечения равномерности загрузки процессоров преимуществопо загрузке дается процессорам, которые при распределении предыдущихзапросов не были загружены. Для реализации этого принципа распределения в устройство вводится блок памяти 5, в соответствующей ячейке ко-торого записывается 0, если в 35предыдущих циклах загрузки он небыл загружен. В противном случаев ячейке блока памяти 5 записана "1",Рассмотрим более подробно процесс распределения запросов, поступающих на магистраль 8 и сопровождаемых сигналом на входе 9. По сигналу на входе 9 происходит запуск генератора импульсов 3, связанного с тактовым входом,счетчика 2, содержимое которого определяет выбор процессора, проверяемого на возможность загрузки, Выход счетчика 2 связан с адресными входамиблоков памяти 5 и 1. Код запрашиваемой функции по магистрали 8 одновременно является адресом строки блока памяти 1, Если выбранный процессор способен выполнить запрашиваемую функцию, то на выходе блока памяти 1 формируется "1", осуществляющая выборку блока памяти 5. Если в ячейке блока памяти 5 содержится "О", т.е. процессор 0 2не был загружен в предыдущем цикле, то сигналом с выхода блока памяти 5 производится выборка дешифратора 6, подключенного к выходу счетчика 2, задаюшего адрес выбираемого процессора. Унитарным кодом с выхода дешифратора 6 производится выборка загружаемого процессора. При этом сигнал с выхода дешифратора подается на вход прерывания процессора. Код запрашиваемой функции (вектор прерывания). воспринимается процессором ЭВМ с магистрали 8 (выходы 12). После загрузки выбранного процессора с некоторой задержкой на элементе 4 формируется сигнал подтверждения завершения распределения очередного запроса. По этому сигналу на выходе 10 источник нагрузки подает в устройство следующий предназначенный для распределения запрос. Сигналом с выхода элемента задержки 4 произнодится остановка генератора импульсов 3, по заднему фронту импульса с которого (поступающего на вход записи блока памяти 5) при наличии сигнала на выходе блока памяти 5 н соответствующую ячейку блока памятизаносится "1".Если выбранный процессор способен выполнить запрашиваемую функцию, но в соответствующей ячейке блока памяти 5 находится "1" (данный процессор был загружен на предыдущем цикле), то при выборке блока памяти 5 на его выходе сигнал не формируется и процессор не загружается. Сигнал подтверждения на выходе 10 в этом случае также не вырабатывается, поэтому по заднему фронту импульса .,или с генератора 3 происходит запись 0 в соответствующую ячейку блока памяти 5, в результате чего при следующем цикле выборки данного процессора он будет иметь преимущественное право по загрузке. При следующем импульсе с генератора 3 содержимое счетчика 2 увеличивается и происходит проверка следующего процессора на возможность загрузки в него запрашиваемой функции. Если данный процессор не способен выполнить запрашиваемую функцию, то на выходе блока памяти 1 формируется "0" и выборки блока памяти 5 не происходит, сигнал на его выходе не формируется и загрузки процессора не происходит. В этом случае, как и раньше, при12 поступлении очередного импульса с генератора 3 производится проверка возможности загрузки следующего по очереди процессора и т.д.Таким образом, осуществляется циклический (круговой) опрос процессоров до нахождения первого процессора., способного выполнить запрос и имеющего преимущественное право загрузки, после чего начинается распределение следующего по очереди запроса. Формула изобретенияУстройство для распределения заданий процессорам, содержащее первый блок памяти, счетчик, генератор импульсов, элемент задержки, при этом информационная магистраль устройства подключена к первому адресному входу первого блока памяти, счетный вход счетчика подключен к выходу генератора импульсов, вход запуска которого подключен к входу запуска устройства, вход останова генератора импульсов подключен к выходу уст 90320 4ройства и к выходу элемента задержки, о т л и ч а ю щ е е с я тем,что, с целью упрощения, устройствосодержит второй блок памяти, дешиф-ратор и элемент НЕ,при этом выходгенератора импульсов подключен квходу управления записью второгоблока памяти, выход которого подключен к входу элемента задержки и к 10 управляющему входу дешифратора, выход счетчика подключен к второму адресному входу первого и к адресномувходу второго блоков памяти и к входу дишифратора, выходы которого яв" 15 ляются группой кодовых выходов устройства, выход первого блока памятиподключен к входу управления чтениемвторого блока памяти, информационный вход которого подключен к выхо О ду элемента НЕ, подключенного входом к выходу элемента задержки, входуправления чтением первого блока памяти подключен к входу запуска устройства, группа информационных вы ходов которого подключена к информационной магистрали устройства.