Устройство для извлечения квадратного корня

СО 03 СОБЕТСИ 1 ХССЦИАЛИСТИЧЕСНИХРЕ.Г 1 УБЛИН ОСУДАРСТБЕННЬЙ НО(.1 ИТЕТ СССРО ДЕЛАЦ ИЗОБРЕТЕНИЙ И ОТНРЬГЛ САН(21) 3919293 (22) 01.07.8 (46) 15,01.8 (71) Таганро институт им, (72 ) В .Е .Зол (53) 681 . 325 (56) Авторск Кд 146662, кАвторское 1( 1103226, к гскии радио ГехническВ . Д . Калмьк о в аотонс; и Р.В.Коро((088.8)ое свидетельство СССл. С Об Р 7/552, 198свидетельство СССРл, С 06 Р 7/552, 98 Р Ъд (11( /, ДЪЯ Д ф "1 ) 6 О С 1 сократть аппара.урые затраты и вретмя ь(числ:ния эаненя квадратногокорня. Устройство содержит первыйрегистр 1, в котором формируется значение результата. второй регистр 8,пэлементов 2 И-ИЛИ, где п - разрядность результата, сумматор 4 иэлемент НЕ 3, На вход 2 синхрониэа -ц устройства поступают тактирующие,импульсы, В каждом такте на входы6 и 7 еад:.его и старшего разрядоваргумента оступают по начиная со старяе гсмента. Входа 9 ии е;знь полкюч 10 логического нуляаются к соответГву(шм поте.ца.амИл2838 Изобретение относится к ы ц)слительной технике и предназначено дя использования В цифровых Вычло,Гв)теГс): -ных машинах различного назначения. Цель изобретения - упрощние устройства и повьццение быстродейст -вия.На чертеже приведена функциональная схема устройства,Устройство содержит первый регистр 1, вход управления сдвйгомкоторого соединен с входом 2 управ 1ления устройства, элемент НЕ 3, сумматор 4, шину 5 информационной единицы, входы б и 7 младшего и старц)е -го разрядов аргумента устройствасоответственно, второй регистр 8,шину 9 информационного нуля, с пер -вого по (и)-й элементы 2 И-ИЛИ10-17 (где и - разрядность резуль 20тата), выход 18 результата устрой -ства.Регистр 1 представляет собойобычный и-разрядный регистр сдвига.Сдвиг происходит под воздействиемсигнала С, поступающего на вход 2устройства. В первый разряд регист -ра 1, освобождающийся при сдвиге,записывается код, считываемый с вы -хода элемента НЕ 3. Инверсные выходь первого, второго, , (и)-горазрядов регистра 1 соединены с перными входами третьего, четвертого,(и+1)-го разрядов сумматора 4.Первые входы первого и второго и зна кового разрядов сумматора 4 соедцены с входом устройства 5, на которыйпостоянно подается сигнал 1. На вторые входы первого и второго разрядовсумматора 4 подаются пары разрядовподкоренного числа Х ,1 (младшийразряд пары), Х, (старший разрядпары) с входов 6 и 7 устройствасоответственно, Вторые входы тре -тьего, , (и+1)-го разрядов сумма -тора соединены с выходами первого,(и)-го разрядов регистра 8,Второй вход знакового разряда сумматора 4 соединен с входом устрой) 2к " ц ) р на (о ор ц ис Г "очццгс Гт1ц:г с игнацО, Сумматор 4 црс дс.тав - пясг собой об;)сцый (и+2) - разряд)гь)й гц о)-)гь)Й комбицассиоцсыи суюдгстор, Гсгкстр 8 пре)сставлясст собой об)лцыйи - 1 ) - разрядцыи параллельный регистр . Запись в регистр Я происходит по сигналу С, поступающему ца вход 2 ус:тройства. Элементы И-ИЛИ 10 - 17 гсозволяют записывать в регистр Я сумму сумма т ор а 4, сдви га емую:)а два разряда в сторону старших разрядов или производить сдвиг содержимого регистра Я на два разряда в сторону стар)цих разрядов. Уг;равление элемен - тами И-ИЛИ производится знаком суммы и его инверсий. Искомый результат считывается с единичных выходов регистра 1, соединенных с выходом 18 устройства Рассмотрим работу устройства, Перед началом операции регистры 1 и 8 сброшены в ноль. На входы б и 7 по - дается старшая пара разрядов годкоренного числа. На первые входы сум 1 матора 4 г.оступает код 1,111=-2 В сумматоре 4 формируется разность Х 2+ Х 2 - 2, По завер -01- с 1 -ь -ьшенин операции суммирования подается сигнал С. Если эта разность положи - тельна, в регистр 1 запишется код "1", в регистр Я запишется зта же разность со сдвигом. Если разность отрицательна, в регистр ) запишетсяикод О, в регис гр 8 запишутся раз - ряда Х, Х, В следующем цикле на вхогы 6 и 7 подается следующая пара разрядов подкоренного числа, которая вместе с содержимым регистра 8 поступает на вторые входь сумматора 4, На его первые в ходь поступает код "11 1011", если в предыдущем цикле в регистр 1 бьл записан код "1 или 11 ,1111 - в противном ;учае. По зааершеции операции сум),ирования опять подается сигнал С, азиат)огичныь образо."-. выполцяе гся ещеии)(ла.Операция закончена, Результатсчитывается из регистра 4. У=О,11001. формулаизобретения Составитель В,СычевРедактор В,Ковтун Техред И,Попович Корректор М,Самборская Заказ 744550 Тираж б 70 Поцписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д, 4/5Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 Устройство для извлечения квадратного корня, содержащее два регист. 20 ра и суиатор, вход управления сдвигом первого регистра и вход синхро - низации второго регистра подключены к входу синхронизации устройства, а прямой выход первого регистраявляется выходом результата устрой - ства, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства и повышения быстродействия, оно содержит иэлементов 2 И-ИЛИ (где и - 30 разрядность результата) и элемент НЕ, причем входы первого, второго и знакового разрядов первого слагаемого сумматора подключены к входу логической единицы устройства, входы с третьего по (и+1)-ый разрядов первого слагаемого сумматора соединены с инверсными выходами с первого по (и)-й разрядов первого регистра, входы первого и второго раз рядов второго слагаемого сумматора подключены к входам младшего и старшего разряда аргумента устройства,входы с третьего о (и+1) -й разрядов второго слагаемого сумматораподключены к выходам с первого по(и - 1) - й разрядоз второго регистра,вход знакового разряда второгослагаемого сумматора подключен квходу логического нуля устройства,выходы с первого по (п)-й разрядов сумматора соединены с первымивходами с первого, по (и - 1)-й элементов 2 И-ИЛИ, выход знакового разряда сумматора через. элемент НЕ подключен к информацчонному входу первого разряда первого регистра и к вторым входам с первого по (п)-й элементов 2 И-ИЛИ, третьи входы с третьего по (п)-й элементов 2 И-ИЛИподключены к входам с первого по(п)-й разрядов второго регистра,третьи входы первого и второго элементов 2 И-ИЛИ подключены к входаммладшего и старшего разрядов аргумента устройства соответственно,четвертые входы всех элементов 2И-ИЛИ соединены с выходом знаковогоразряда сумматора, выходы с первогопо (и-) -й элементов 2 И-ИЛИ подключены к информационным входам с первого по (и-)-й разрядов второго регистра,