Демодулятор сигналов с минимальной частотной манипуляцией

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 1136 04 Ь 27 МИТЕТ СССР ИЙ И ОТКРЫТ ГОСУДАРСТВЕННЫ ПО ДЕЛАМ ИЗОБРЕ ИСАНИЕ ИЗОБРЕТЕНИ ВИДЕТЕЛЬСТВ У К АВТОРСКОМ(53) 621,394,62 (56) АвторскоеУ 932646, кл. Н СЧ юл,УА.Н вьяло 088.8)видетельство СССР 04 1 27/14, 1980. 54) ДЕМО ОЙ ЧАСТО техникение поме одержит 1 иб, б частоты е сулю дв ДУЛЯТОР СИГНАЛОВ С МИНИМАЛЬ ТНОЙ МАНИПУЛЯЦИЕЙретение относится к радио- Цель изобретения - повыше оустойчивости, Демодулятор два делителя частоты (ДЧ) ок фазовой автоподстройкиудвоитель частоты 3, чеатора (С) 4,8,9 и 10 по моусилитель-ограничитель 5,блок сравнения чисел (Б ) 7, дешифратор 11, три регистра 12,13 и 14и КБ-триггер 15, При различных чере-,дованиях единичных и нулевых значенийинформации но входном сигнале демодулятора в регистр 12 записываютсясигналы. Эти сигналы формируют на выходах его разрядов в двоичном кодечисла 11 и 7 или числа 13 и 14 соответственно при "0" или "1" во входномсигнале демодулятора. Эти числа дешифрируются сигналами на. выходахнулевого или единичного значения инФормации дешифратора 11, который реализуется в соответствии с переключательными Функциями, Цель достигает.ся введением ДЧ 6, БСЧ 7, С 8,9 и10, дешифратора 11, регистров 12,13и 14 и КБ-триггера 15. 1 ил,Изобретение относится к рддиотех-.нике и может использоваться для передачи дискретных сообщс.ний по проводдм и радиоканалам преимущес:твенно на низкой несущей или подесущей частоте,Пель изобретения - повышение помехоустойчивости,На чертеже изображена структурнаяЭлектрическая схема предложенного Одемодулятора.Демодулятор сигналов с минимальной частотной манипуляцией содержитделитель 1 частоты, блок 2 фаэовойавтоподстройки частоты, удвоитель 3частоты, сумматор 4 по модулю двд,усилитель-ограничитель 5, дополнительный делитель 6 частоты, блок 7сравнения чисел, дополнительныепервый 8, второй 9 и третий 10 сумматоры по модулю два, дешифратор 11,первый регистр 12, второй регистр13, третий регистр 4, К 8-триггер 15,1Демодулятор работает следующимобразом.При отсутствии сигнала на входедемодулятора на выходе усилителя-ограничителя 5 присутствует сигнал суровнем логического "0. При этом30на выходах сумматора 4 и дополнительного сумматора Я по модулю два образуются противофаэные сигналы в видемеандров с частотой следования вдвоениже тактовой частоты, нд выходедополнительного сумматора 9 по модулю З 5два сигнал с уровнем логическойа на выходе дополнительного сумматора 10 по модулю два сигнал с уровнемлогического "0", Сигналы с выходадополнительного сумматора 8 по модулю два записываются в первый разрядрегистра 13 по передним фронтам сигналов с инверсного выхода делителя1 частоты, сигналы с этого же выходазаписываются в первый разряд регистра 14 по передним фронтам сигналовс прямого выхода делителя 1 частоты.Во вторые разряды регистров 3 и 14записываются сигналы с выхода дополнительного сумматора 9 по модулю два, 50Запись происходит одновременно сзаписью сигналов в первые разрядырегистров 13 и 14, В результате навыходах разрядов регистров 13 и 14,в конце каждого тактового интервала 55устанавливаются двоичные коды равныхчисел, что позволяет блоку 7, сравнения чисел в этот момент сформировать пд своем выходе сигнал с уровнем логическая 1Блок 7 сравнения чисел строится в соответствии с переключительной Функцией4-ь (Аг О В, ) А, О+ В,)Сигналы с выходов сумматоров 4 идополнительных сумматоров 8,9 и 10по модулю два поступают на установочные Б- и информационные П-входы разрядов регистра 12 по установочнымБ-входам, Это приводит к тому,чтона выходах разрядов регистра 12 устанавливается в двоичном коде число 7,которое дешифрируется дешифратором11 сигналом логическая "1" на выходе нулевого значения информации,Сигнал "1" с выхода нулевого значения информации дешифратора 11 устанавливает КБ-триггер 5 по К-входув нулевое состояние, что приводит кустановке сигнала "0" на выходе демодулятора, Обновление информации,записанной в регистр 12 на следующийтактовый интервал, производится засчет записи информации по информационным 2 -входам разрядов регистра12 по переднему фронту сигнала свыхода блока 7 сравнения чисел,поступающего на тактовый С-вход регистра 12,При поступлении на вход демодуляи итора сигнала, соостветствующего 0информации, на выходах разрядов регистра 12 устанавливается в двоичном коде число 11, которое дешифрируется дешифратором 1 также сигналомна выходе нулевого значения информации, Этот сигнал подтверждает нулевое состояние КБ-триггера 15.При поступлении на вход демодуляитора сигнала, соответствующего 1информации, на выходах разрядов регистра 12 устанавливается в двоичномкоде число 13, которое дешифрируетсядешифратором 11 сигналом на выходеединичного значения информации, Этотсигнал устанавливает КЯ-триггер 5в единичное состояние по Я-входучто вызывает установление на выходедемодулятора "1" значения демодулиру.емой информации.При различных чередованиях "1 и пОч значений информации во входном сигнале демодулятора в регистр 12 записываются сигналы, формирующие126113 б 15 Составитель Н,ЛазаревРедактор М.Недолуженко Техред М,Ходанич Корректор А.Зимокосов Заказ 5247/59 Тираж 624 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д,4/5Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная,4 на выходах его разрядов в двоичномкоде числа 11 и 7 при "О" значенииинформации во входном сигнале ичисла 13 и 14 при "1" значении инфор.мации в входном сигнале демодулятора. Эти числа дешифратором 11 деп 1 ифрируются сигналами на выходах нулевого и единичного значения информации дешифратора 11Дешифратор 11реализуется в соответствии с переклю Очательными функциямиРр =1248 У 248,Рн,ц = 1 24 8 Ч 1 ф 248,Формула изобретения Демодулятор сигналов с минимальной частотной манипуляцией, содержащий на входе последовательно вклю ченные усилитель-ограничитель, удвоитель частоты, блок фазовой автоподстройки частоты и делитель частоты, причем выход усилителя-ограничителя подключен к первому входу сумматора 25 по модулю два, о т л и ч а ю щ и й - с я тем, что, с целью повышения помехоустойчивости, в него введены дополнительный делитель частоты, блок сравнения чисел, три дополнительных ЗО сумматора по модулю два, дешифратор, три регистра и КЯ-триггер, выход которого является выходом демодулятора, а Я- и К-входы соответственно соединены с выходами единичного и нулевого значения информации дешифратора, входы которого подключены к выходам первого регистра, установочный Я- и информационный 0-входы первого разряда которого объединены с 4 О информационными 1)-входами первыхразрядов второго и третьего регистрови соединены с выходом первого дополнительного сумматора по модулю два,один вход которого подключен к первому входу сумматора по модулю два ипервым входам второго и третьего дополнительных сумматоров по модулю,два, другие входы которых подключенысоответственно к прямому и инверсномувыходам дополнительного делителячастоты, вход которого подключен кобъединенным прямому выходу основногоделителя частоты, другому входу первого дополнительного сумматора помодулю два и тактовому С-входу третьего регистра, информационный 0 вход второго разряда которого подключен к объединенным установочномуЯ- и информационному Р-входам третьего разряда первого регистра, выходувторого дополнительного сумматорапо модулю два и информационному Пвходу второго разряда второго регистра, тактовый С-вход которого подключен к инверсному выходу основногоделителя частоты и второму входусумматора по модулю два, выход которого подключен к установочному Яи информационному П-входам второгоразряда первого регистра, установочный Я- и информационный 0-входы четвертого разряда которого подключенык выходу третьего дополнительноГосумматора по модулю два, при этомтактовый С-вход первого регистра,подключен к выходу блока сравнениячисел, входы которого подключенысоответственно к выходам второго итретьего регистров.