Запоминающее устройство с коррекцией информации

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, работающим н составе микропроцессорной системы.Цель изобретения - расширение области применения устройства эа счет увеличения числа хранимых в устройстве сервисных программ.На чертеже приведена структурная схема предлагаемого устройстна,Запоминающее устройство с коррекцией информации содержит блок 1 постоянной памяти, первый шифратор 2, первый регистр 3 адреса, первый блок 4 полупостоянной памяти, первый коммутатор 5, первый элемент 6 задержки, второй коммутатор 7, второй регистр 8 адреса, первый блок 9 сравнения, второй элемент 10 задержки, третий регистр 11 адреса, второй блок 12 сравнения, второй шифратор 13, второй блок 14 полупостоянной памяти и триггер 15. На чертеже обозначены также информационный 16 и управляющий 17 входы и выход 18 устройства. Разрядность блока 4 на единицу больше разрядности блокаУстройство работает следующим образом.Предварительно в шифратор 2 записывается таблица преобразования адресов блока 1, в которых имеются неисправности, и адресов начала программ, которые необходимо заменить на сервисные, в адреса блока 4, Объем блока 4 значительно меньше, чем объем блока 1 постоянной памяти. В блок 4 записывается исправленная информация и сервисные программы. Во второй шифратор 13 записывается таблица преобразования начальных адресов сервисных программ в адреса блока 14. В блок 14 записываются конечные адреса сервисных программ, Триггер 15 и регистр 11 устанавливаются в нулевое состояние (цепи предварительной записи и установки не показаны).По входу 16 устройства поступает код адреса, который после шифрации на шифраторе 2 через коммутатор 5 поступает на входы регистра 3 и непосредственно на адресные входы блока 1. Одновременно по входу 7 поступают сигнал считывания блока 1 и блока 4 и сигнал записи адреса на регистр 3. При наличии ошибки по некоторому адресу в блоке 1 выбирается 5 О 5 20 25 30 35 40 45 50 55 соответствующий адрес блока. 4, покоторому записана правильная,информация. О наличии скорректированнойинформации свидетельствует единичный сигнал на выходе старшего информационного разряда блока 4, которыйоткрывает коммутатор 7, т.е. навыход блока 18 поступает информацияс блока 4.Если па адресам блока 1 записанаправильная информация, на выходе шифратора 2 Формируется код фиксированного адреса, по которому записананулевая информация н старшем разряде, т.е, на выход 18 поступает инФормация с блока 1,При необходимости работы с сервисными программами или замены однойпрограммы другой, начальный адреспрограммы записывается в регистр 8(и коде адреса блока 4). При поступлении адреса начала программы на входблока 4 поисходит аналогично описанному случаю считывание информации изэтого блока. Одновременно данный адрес поступает на входы блока 9 сравнение,в котором происходит сравнениетекущего адреса с адресом, установленным на регистре 8.Сигнал сравненияустанавливает н единичное состояниетриггер 15, который разрешает работу коммутатора 5.На шифраторе 13 происходит преобразование адреса начала программы вадрес блока 14, Сигнал сравнения свыхода блока 9 сравнения разрешаетвыборку конечного адреса программы,записанного в блоке 14, и записьего в регистр 11 (по сигналу сравнения из блока 9 сравнения, задержанному на элементе 10 задержки),При последовательной обработкепрограммы, записанной в блоке 4 повходу 17 поступает сигнал +1 нарегистр 3.При ветвлении этой программыпризнаки ветвления (например, признаки переполнения, переноса, перехода по знаку) поступают по входу 16на одни из входов коммутатора 5 надругие входы которых поступает кодтекущего адреса.Последняя команда программы сервисной обработки - команда переходана основную программу. Адрес этойкоманды с задержкой на элементе 6задержки поступает на блок 12 сравнения, где сравнивается с адресом,1259 139 записанным в регистре 11, Сигнал сравнения устанавливает в нулевое положение триггер 15, нулевой выход котооого разрешает работу коммутатора 5.С помощью регистра 3 и коммутатора 5 возможно реализовать ветвление программы в блоке 4. Составитель В.РудаковРедактор А.Ворович Техред М,Ходанич Корректор М.Максимишинец Заказ 5 128/50 Тираж 543 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д.4/5 Производственно-полиграфическое предприятие, г,ужгород, ул.Проектная,4 Формула изобретения 10 Запоминающее устройство с коррекцией информации, содержащее блок постоянной памяти, первый блок полупостоянной памяти, первый шифратор, 15 первый и второй регистры адреса, триггер и элементы задержки, о т л ич а ю щ е е с я тем, что, с целью расширения области применения за счет увеличения числа хранимых в 20 устройстве сервисных программ, в него введены коммутаторы, блоки сравнения, второй шифратор, третий регистр адреса и второй блок полу- постоянной памяти, причем выход пер вого коммутатора подключен к информационпому входу первого регистра адреса, выход которого соединен непосредственно с адресным входом первого блока полупостоянной памяти и 30 первым входом первого блока сравнения и через первый элемент задержкис первым входом второго блока сравнения, второй вход которого подключен к выходу третьего регистра адреса, а выход - к одному из входовтриггера, выход которого соединен суправляющим входом первого коммутатора, выход второго регистра адресасоединен с входом второго шифратораи вторым входом первого блока сравнения, выход которого подключен непосредственно к управляющему входу второго блока полупостоянной памяти идругому входу триггера и через второй элемент задержки - к управляющему входу третьего регистра адреса,информационный вход которого соединен с выходом второго блока полупостоянной памяти, вход которого подключен к выходу второго шифратора,1один из информационных входов первого коммутатора, вход первого шифратора и адресный вход первого блокапамяти являются информационным входом устройства, другие информационные входы первого коммутатора подключены соответственно к выходампервого шифратора и первого регистра адреса, выходы первого блока полупостоянной:памяти и блока постоянной памяти соединены с входами второго коммутатора, выход которого является выходом устройства, управляющимвходом которого являются управляющиевходы блока постоянной памяти, первого регистра адреса и первого блокаполупостоянной памяти.