Устройство для вычисления квадратного корня

СООЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРеспуБлИН 1254476 6 Р 7/552 го ПО ЕТЕ К пределяется ка синхрониэ.п, фий вычисле 2 ил,АРСТВЕННЫЙ КОМИТЕТ СС АМ ИЗОБРЕТЕНИЙ И ОТНРЫ ПИСАНИЕ РСКОМУ СВИДЕТЕЛЬСТВ(71) Институт проблем моделирования в энергетике АН УССР(56) Авторское свидетельство СССР Р 957209, кл. С 06 Р 7/552, 1980,Авторское свидетельство СССР У 807317, кл. С 06 Г 15/32, 1980. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КВАДРАТНОГО КОРНЯ(57) Изобретение может быть использовано в специализированных вычислителях автоматизированных систем управления при решении уравнений. Целью изобретения является повышение быстродействия при вычислении значения квадратного корня за счет уменьшения величин такта работы устройства посредством введения блока синхронизации вычисления 6, Установившееся состояние в устройстве достигается вслучае, когда значение кода на выходе первого сумматора 4.1 не будетравно значению кода на выходе группы триггеров 5. В противном случаелюбое изменение на входе величиныподкоренного значения Р или неравенство значения на выходах первого сумматора значению на выходах группытриггеров через блоки преобразованияпрямого кода в дополнительный 2,1,2.2, 2,3 и умножитель 3 вызовет изменение на выходе первого сумматора,которое запускает блок синхронизациивычислений, который на время переходного процесса блокирует перезаписьзначения с выхода первого сумматорана выход группы триггеров. Такт работы устройства отактом работы бло1254 После того, как выходы первогосумматора 4,1 примут устойчивое состояние, блок синхронизации вычислений 6 вырабатывает значение "1" и,д 5 этим самым производит перезапись полученного нового значения Х на выходгруппы триггеров 5. Записанное навыходах группы Б-триггеров 5 измененное значение числа Х вызывает изменение на выходах умножителя 3 и второго сумматора 4.2, что, в свою очередь, изменяет какой-либо из разрядов числа на выходах первого сумматора 4.1 и вновь блок 6 синхрониза 35ции вычислений процесса запрещаетперезапись изменяющегося значениядо окончания переходного процессана первом сумматоре 4.1 на выходгруппы триггеров 5,40Процесс установления схемы в искомое решение х повторяется до техпор, пока на выходах первого сумматора 4. 1 не установится значение хравное значению на выходах группы45триггеров 5. Изобретение относится к вычислительной технике и,может быть использовано в специализированных устройствах для решения уравнения в автоматизированных системах управления. 5Целью изобретения является повышение быстродействия за счет минимизации величины задержки вычисления вследствие асинхронного определения интервала переходного процесса. 1 ОНа фиг. 1 приведена структурная схема устройства; на фиг. 2 - структура блока синхронизации вычислений.Устройство содержит вход 1 величины подкоренного устройства, пер-15 вый - третий преобразователи 2.1-2.3 прямого кода в дополнительный умно- житель 3, первый 4,1 и второй 4.2 сумматоры, группу триггеров 5, блок 6 синхронизации вычислений, выход 7 значения квадратного корня устройства.Блок 6 синхронизации вычислений содержит группу формирователей импульсов 8 и элемент И 9.Устройство функционирует следующим образом.Работа устройства в случае представления информации четырьмя двоичными разрядами с фиксированной запятой перед старшим разрядом.На вход величины подкоренного значения устройства подается число Р. Рассмотрим работу устройства при установившемся решении ю , равном корню квадратному иэ Р.На выходе первого преобразователя прямого кода в дополнительный 2.1 образуется дополнительный код к = =(1-), на выходе умножителя 3 появится значение числа х у , на выходе второго преобразователя 2.2 прямого кода в дополнительный образуется дополнительный код числа х хТретий преобразователь прямого кода в дополнительный формирует дополнительный код числа Г=Р, второй сумматор 4.2 вычисляет значение числа. Ь =х х +Р +х.Младшие четыре разрядаподаютсяна младшие четыре разярда третьеговхода первого сумматора 4.1, а настаршие четыре и на знаковый разрядтретьего входа первого сумматораподается значение знакового разряда с выхода второго сумматора 4.2. Навыходе первого сумматора 4.1 формируется значение искомого х=х х+Г+Ь. 476 2Полученные четыре старших разряда с выхода первого сумматора 4,1 соответствуют установившемуся состоянию схемы Х=0,1000. Аналогично можно рассмотреть работу устройства и при другом устойчивом состоянии.Рассмотрим работу схемы устройства с блоком синхронизации вычислений.При изменении значения любого разряда числа Р, поступающего на вход 1 устройства, на выходе первого сумматора 4.1 начинает изменяться соответствующий разряд числа х . При этом блок 6 синхронизации вычислений вырабатывает значение "0", который запрещает перезапись изменякщегося значения х (до окончания переходного процесса в первом сумматоре 4.1) на выход группы триггеров 5. формула изобретения 1, Устройство для вычисления квадратного корня, содержащее первый и второй сумматоры, умножитель и группу триггеров, причем вход величины подкоренного значения подключен к первому информационному входу первого сумматора, второй информационный вход которого соединен с выходом умножителя, выходы разрядов первого сумматора соединены с информационными входами триггеров группы, выходы1254 Составитель С. КуликовРедактор Н. Слободяник Техред Л.Сердюкова Корректор В.Бутяга Заказ 4721/52 Тираж 671 ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5.которых соединены с входом первогосомножителя умножителя и с первыминформационным входом второго сумматора, выход которого соединен стретьим информационным входом первого сумматора, выходы триггеров группыявляются выходом значения квадратного корня устройства о т л и ч а ю -щ е е с я тем, что, с целью повышения быстродействия, в него допол Онительно введены три преобразователя прямого кода в дополнительный иблок синхронизации вычислений, причем входы признака переходного процесса блока синхронизации вычисленийсоединены с выходами разрядов первогосумматора, а тактирующий вход блокасинхронизации вычислений соединен ссинхронизирующими входами триггеровгруппы, выходы триггеров группы подключены через первый преобразовательпрямого кода в дополнительный к вхо 476 4ду второго сомножителя умножителя, входы второго и третьего преобразователей прямого кода в дополнительный соединены с выходом умножителя и с входом величины подкоренного значения устройства соответственно, выходы второго и третьего преобразователей прямого кода в дополнительный соединены с первым и вторым информационными входами второго сумматора соответственно.2. Устройство по п.1, о т л и - ч а ю щ е е с я тем, что блок синхронизации вычислений содержит группу формирователей импульсов и элемент И, причем входы запуска формирователей импульсов группы сое,динены с входами признака переходного процесса блока, выходы формирователей импульсов группы соединены с входами элемента И, выход которого является тактирующим выходом блока.