Устройство для преобразования кода в мгновенные значения трехфазного синусоидального напряжения

Изобретение относится к вычислительной технике и может быть использовано в аналого-цифровых вычислительных и управляющих системах и устройствах.5Цель изобретения - расширение функциональных возможностей за счет одновременного формирования инвертированных и неинвертированных значений 10 трехфазного сигнала.На фиг. 1 представлена схема устройства; на фиг. 2 - распределитель импульсов.Устройство содержит суммирующие 15 аналоговые запоминающие блоки (АЗБ) 1-3, переключатели 4-6, аналоговые инвертирующие запоминающие блоки (АЗБ) 7-9, преобразователь 1 О кода в напряжение (ПКН), шину 11 задания 20 амплитуды, инвертирующий масштабируюЩий элемент 12, распределитель 13 импульсов, шину 14 задания аргумента, Мину 15 запуска, шину 16 тактовых импульсов, первый, второй и третий 25 инхронизирующие выходы 17-19 распределителя импульсов, четвертый синхрояизирующий выход 20, выход 21 сигна- ла окончания преобразования, прямые выходы 22 фаз устройства, инверсные выходы 23 фаз устройства. Суммирующие " запоминающие блоки 1-3 и инвертируюЩие запоминающие блоки 7-9 выполнены каждый на операционном усилителе с Запоминающим конденсатором, масштачирующими резисторами и ключом, с помощью которого блок переводится из режима в режим хранения и обратно,Распределитель 13 импульсов содержит Р-триггеры 24,25, счетный триг ер 26, триггер 27, вычитающий счетчик 28, элементы 29, 30 задержки, комбинационные элементы 31-35.Устройство работает следующим образом.и45По команде "Старт", поступающей по шине 15, распределитель 13 импульсов вырабатывает на выходе 20 команду, по которой код аргумента с шины 14 записывается в счетчик 28, а код амплитуды с шины 11 поступает в ПКН 10 и преобразуется в напряжение, ко" торое через переключатель 4, а также масштабирующий элемент и переключатели 5,6 поступает на инвертирующие АЗБ 7-9. Одновременно импульс Сэ пе 55 реводит АЗБ 7-9 в режим записи, Начальные напряжения, записанные в блоки 7-9, соответствуют начальным мгновенным значениям трехфазного синусоидального напряжения для нулевого1 1аргумента (Е -- Е и -- Е )2 д 2На следующем этапе происходит преобразование двоичного кода аргументав последовательность импульсов, число которых определяется кодом аргумента. Это преобразование осуществляется с помощью двоичного вычитающего счетчика 28, двухкодового триггера 27 и элемента 32. С помощью В"триггера 25 формируется задержаннаяна половину периода относительно по"следовательности С 2 последовательность СЗ, в которую с помощью элемента 34 введен дополнительный импульсначальной установки.Первый импульс из последовательности С 2 замыкает ключи первого, вто"рого и третьего суммирующих АЗБ 1,2,3. При этом на их выходах устанавливаются следующие уровни напряжений;0,(с,) - 1 с, П, (е,)+1 с,П,(е,Ц;П (д.) 11 112( 0) 12 П ( а )3 э0,(е,)Ь,ц,(е,)+к,и, И. )1,где К ,1 - коэффициенты передачисуммирующих АЗБ по перво.му и второму входам,з 1 пду в 1 п1 созда+ссоз -6зхп ЬЧ1 с291соз - .6где дЧ - квант изменения аргумента,После окончания импульса последовательности С 2 первый, второй и третий суммирующие АЗБ переходят в режим хранения,Во время преобразования переклю" чатели 4-6 находятся в верхнем положении.Для произвольного 1-го такта напряжение первой фазы определяется следующим образом:сов(и; )асов(Ий )совЬу-зп(ы;)в 1 пд=сов(цй, +дд).Аналогичные результаты могут быть получены для второй и третьей фазы.Формула изобретенияУстройство для преобразования кода в мгновенные значения трехфазного синусоидального напряжения, содержащее9777 3 139 первый и вторбй суммирующие аналоговые запоминающие блоки., выходы которых соединены с первыми входами первого и второго переключателей, выходы которых соединены с входами соответственно первого и второго инвертирующих аналоговых запоминающих блоков, выход первого инвертирующего аналогового запоминающего блока, являющийся прямым выходом первой фазы устройства, соединен с первым входом первого суммирующего аналогового запоминающего блока, выход второго инвертирующего аналогового запоминающего блока, являющийся прямым выходом второй фазы устройства, соединен с первым входом второго и с вторым входом первого суммирующих аналоговых запоминающих блоков, преобразователь кода в напряжение, информационный вход которого соединен с шиной задания амплитуды, а выход - с вторым входом первого переключателя, распределитель импульсов, информационный вход которого соединен с шиной задания аргумента, синхрониэирующий вход - с шиной тактовых импульсов, вход запуска - с шиной запускающего импульса, первый, второй и третий синхронизирующие выходы распределителя импульсов соединены соответственно с управляющими входами переключателей, с управляющими .входами суммирующих аналоговых запоминающих блоков и с управляющими входами инвертирующих аналоговых заломи" нающих блоков, четвертый синхронизирующий выход - с входом запуска преобразователя кода в напряжение, а пятый выход является выходом сигнала окончания преобразования устройства,о.т л и ч а ю щ е е с я тем, что, сцелью расширения функциональных воэможностей эа счет одновременного формирования инвертированных и неинвертированных значений трехфазного сигнала, устройство содержит третийинвертирующий и третий суммирующийаналоговые запоминающие блоки, третий 10 переключатель и инвертирующий масштабирующий элемент, при этом выход третьего суммирующего аналогового запонающего блока соединен с первым входом третьего переключателя, первый 15 н второй входы третьего суммирующегоаналогового запоминающего блока соединены с выходами соответственно первого и третьего инвертирующих аналоговых запоминающих блоков, выход по О следнего из которых, являющийся прямым выходом третьей фазы устройства,соединен также с вторым входом второго суммирующего аналогового запоминающего блока, выход преобразователя 25 кода в напряжение через инвертирующиймасштабирующий элемент соединен свторыми входами второго и третьегопереключателей, выход третьего переключателя соединен с входом третьего ЗО инвертирующего аналогового запоминающего блока, управляющие входы третьего переключателя, третьего суммирующего и третьего инвертирующего аналоговых запоминающих блоков соединенысоответственно с первым, вторым итретьим синхронизирующими выходамираспределителя импульсов, при этомвыходы первого, второго и третьегопереключателей являются инверсными 4 О выходами соответствующих фаз устройства.1399777 Составитель Г. ОсипЦиткина Техред А.Кравчук актор М ректор М. Йароши Под исноеССР рственного комитетаобретений и открытийЖ, Раущская наб. п 30354/ аказ 2668/50ВНИИПИ Производственно-по Тираж Госуд елам и осква,ическое предприятие ужгород, ул. Проектна