Устройство для распределения оперативной памяти

(56) Авторское свидетельство СССР У 474006, кл. 6 06 Р 9/00.Авторское свидетельство СССР У 629538, кл. б 06 Р 9/00.(54)(57) УСТРОЙСТВО ДЛЯ РАСПРЕД НИЯ ОПЕРАТИВНОЙ ПАМЯТИ, содержа группу триггеров готовности, гр элементов ИЛИ три группы элементов И, причем прямой выход 1 -го триггера готовности группы подключен, к первому входу 1 -го элемента И пер" вой группы ( = 1,М, где М - количество типов распределяемых массивов памяти), отличающееся тем, что, с целью повышения быстродействия, в него введены дешифратор, шифратор, группа элементов задержки, вторая группа элементов ИЛИ, группа регистров и коммутатор, причем вход размера элементов массива устройства подключен к входу дешифратора, К-й выход которого подключен к первому входу 1 -го элемента И второй группы и к входу выборки К "го регистра группы, выход которого подключен к К-му информационному входу коммутатора, выход которого подключен к выходу начального адреса массива устройства, вход признака режима записи адреса устройства подключен к вторым входам элементов И второй группы и к синхровходам регистров группы, информационные входы которых подключены к входу начального адреса массива устройства, вход признака режима чтения адреса устройства подключен к вторым входам элементов И первой группы, выход К -го элемента И первой группы подключен к-му управляющему входу коммутатора, -му входу шифратора и через К -й эле мент задержки к первому входу К-го элемента ИЛИ первой группы, второй вход и выход которого подключены соответственно к входу сброса устройства и к входу установки в "О" К "го триггера готовности группы, вход ус" тановки в "1" и инверсный выход которого подключены соответственно к выходу К-го элемента И второй группы и к первому входу К -го элемента И третьей группы, первый выход дешифратора подключен к второму входу первого элемента И третьей группы и к третьему входу первого элемента И первой группы,-й выход дешифратора подключен к первому входу( Р -1)-го элемента ИЛИ второй группы (Р = 2,ф), второй вход и выход которого подключены соответственно к выходу (,Р -1) "гс элемента И третьей группы и к второму входу -го элемента И третьей группы, выход Ф-го элемента И третьей группы подключен к выходу признака отсутствия требуемого массива устройства, выход (Р -1)-го элемента ИЛИ второйгруппы подключен к третьему входу Р -го элемента И первой группы, выход шифратора подключен к выходу размера элементов массива устройства,45 50 55 Изобретение относится к вычислительной технике, н частности к устройствам управления вычислительными комплексами.Целью изобретения является повыше. ние быстродействия.На чертеже изображена функциональ. ная схема устройства.Устройство содержит дешифратор 1, группу элементов И 2, группу элементон ИЛИ 3, группу элементов 4 задержки, группу триггеров 5 готовности, группу элементов И 6, группу элементов ИЛИ 7, группу элементов И 8, выходы 9 дешифратора,группу регистров 1 О, .коммутатор 11, информационные входы 12 коммутатора, шифратор 13 входы размера элементов массива 14, сброса 15, признака режима записи адреса 16, признака режима чтения адреса устройства 17, выход признака отсутствия требуемого массива 18 уст ройства, вход начального адреса массива 19 устройства, выходы размера элементов массива 20 устройства, начального адреса массива 21 устройства.Устройство работает следующим образом.Предполагается, что распределяемая память организована в виде масси вов (спискон), элементы которых имеют размер, равный К слов (К = 1,2. ), Группа регистров 10 предназначена для хранения начальных адресов списков блоков свободной памяти. Первый регистр 10 хранит начальный адрес списка свободных блоков из одного слова, второй - из двух, третий - иэ трех, К-й - из К слов (К1,М, где М - число регистров 10). Все блоки, размеры которых больше М, записаны в список, начальный адрес которого хранится в М-ом регистре 10.Группа триггеров 5 готовности служит для определения готовности К-го списка к работе. Если содержимое К"го триггера 6 единичное, это означает, что К-й регистр 10 содержит адрес начала списка свободных блоков памяти размеров К слов каждый, Нулевое состояние К-го триггера 5 означает, что н К-ом регистре О отсутствует информация - он свободен, Количество триггеров 5 готовности равно количеству регистров 1 О. Элемент 4 задержки служит для задержки В режиме выделения адреса списка свободных блоков памяти на вход 17 устройстна подается сигнал "Выделе 1ние и одновременно с ним на вход 14 устройства поступает требуемый размер блоков (элементов) списка блоков свободной памяти. При поступлении на дешифратор 1 размера, равного К, на его выходе на К-й шине появляется единичный сигнал, поступающий на второй вход Н-го (НК) элемента ИЛИ . Сигнал с первого выхода дешифратора 1 поступает на первые входы первых элементов И 8 и 6,2117384обнулены, то в результате распространения единичного сигнала с выходаН-го элемента ИЛИ 7 на выходе последнего М-го (М - количество триггеров 5) элемента И 6, а следовательно,и первом выходе 18 устройства появляется "1", Эта "1" является призна,ком того, что ресурс памяти исчерпан - нет списка блоков свободной10 памяти размером К и более слов. 641 53 Т НИИПИ 3 73 Подписное иал ППП "Патент", г.ужгород, ул,Проектная а с его выхода проходит на первыйвход К-го элемента И 8, на третийвход которого поступает сигнал "Выделение". В результате этого, еслисостояние К-го триггера 5 единичное,то на выходе К-го элемента И 8 появляется "1". Если состояние К-го триггера 5 нулевое, то единичный сигйалс инверсного выхода К-го триггера 5разрешает прохождение единичногосигнала с выхода Н-го элемента ИЛИ 7через К-й элемент И 6 на первый вход( К + 1) -го элемента И 8. Если состояние (К + 1) -го триггера 5 такженулевое, то единичные сигналы с инверсных выходов К-го и (К + 1) -готриггеров 5 разрешают прохождение(Н + 2) -й элемент ИЛИ 7 на первыйвход ( К .+ 2)-го элемента,И 8. Единич.ный сигнал с выхода Н-го элементаИЛИ в результате распространения через элемент И 6 и элемент ИЛИ 7 первым встретившимся единичным сигналом с прямого выхода одного из триггеров 5 и сигналом "Выделение" пропускается на выход элемента И 8.Если все триггеры 5, начиная с К-го,1 Единичный сигнал с выхода Р-го.(Р = 1,4, где М - число триггеров5, Р 3 К) элемента И 8 поступает на 15 вход Р-го элемента И и разрешает выдачу через Р-й элемент И и элементИЛИ адреса начала списка с Р-го регистра 1 О на выход 21 устройства.Одновременно единичный сигнал с вы хода Р-го элемента И 8 поступает наР-й вход шифратора 13. В результатеэтого с выхода 20 устройства выдается размер блоков списка блоков свободной памяти, адрес начала которо го выдается с выхода 21 устройства.Кроме этого "1" с выхода Р-го эле.мента И 8 через Р-й элемент задержки 4 и элемент ИЛИ 3 поступает нак-входы Р-го триггера 5 и обнуляет Зо его