Устройство для функционального контроля логических элементов

(я 1 4 С 06 Р 1/00 ОПИСАНИЕ ИЗОБРЕТЕНИЯ Я Н АВТОРСКОМ,К СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(71) Всесоюзный ордена ТрудовогоКрасного Знамени научно-исследовательский, проектно-конструкторскийи технологический институт релестроения(56) Авторское свидетельство СССРВ 378852, кл. С 06 Р 11/00, 1971,Авторское свидетельство СССР830391, кл. С 06 Г 11/26, 1979.(54) УСТРОЙСТВО ДЛЯ ФУНКЦИОНАЛЬНОГОКОНТРОЛЯ ЛОГИЧЕСКИХ ЭЛЕМЕНТОВ(57) Изобретение относится к вычислительной технике. Цель изобретения -упрощение устройства и повышение егонадежности за счет устранения необ"ходимости в индивидуальных для каждого типа проверяемого логическогоэлемента коммутаторах - преобразователях, Указанная цель достигается тем, что в устройство, содержащее генератор, счетчики, мультиплексор и сигнатурный анализатор, введены узел управления, узел выбора типа контролируемого элемента, пять блоков памяти, ( +1) ТЧ -триггеров, формирователь одиночного импульса, блок сравнения иэлементов НЕ с открытым коллекторным выходом. За счет вновь введенных элементов и связей обеспечивается, по существу, работа части устройства, задающей тестовую последовательность, в режиме счетчика с программируемой цоколевкой. Этот режим обеспечивает для каждого из входов проверяемого логического элемента следующие индивидуальные особенности: подачу стимулирующих воздействий с выходов определенных разрядов счетчика-стимулятора на определенные входы логического элемента, подачу некоторых разрядов счетчика-стимулятора на входы логического элемента инверсными, разнесение во времени фронтов сигналов на входах логического элемента. 1 з. п.ф-лы, 2 ил.6468 2того, происходит установка триггеров логического блока 2 (цени установки О 5 20 25 30 35 40 45 55 1 122Изобретение относится к вычислительной технике и может быть использовано для контроля логических элементов, в том числе интегральныхмикросхем и печатных плат с логическими элементами.Целью изобретения является упрощение устройства за счет устранениянеобходимости в индивидуальных коммутаторах-преобразователях.На фиг.1 представлена структурнаясхема устройства; на фиг,2 - функциональная схема первого блока памяти,Устройство содержит генератор 1тактовых импульсов, блок 2 синхронизации, первый счетчик 3, узел 4 задания типа контролируемого элемента,первый блок 5 памяти, третий блок 6памяти, второй блок 7 памяти, группуиэ (и+1) ТЧ-триггеров 8, второй.счетчик 9, группу из п элементов НЕ10 с открытым коллекторным выходом,четвертый блок 11 памяти, контролируемый логический элемент 12, муль 1 типлексор 13, формирователь 14 одиночного импульса, сигнатурный анализатор 15, пятый блок 16 памяти,блок 17 сравнения.Первый блок 5 памяти (фиг,2) содержит группу из К узлов 18 памяти,где величина К определяется емкостьюиспользуемых узлов памяти и суммарной разрядностью первого блока памяти, а также длиной тестовой последовательности,Устройство работает следующим образом.Перед запуском устройства с помощью узла 4 задается тип контролируемогоэлемента, что обеспечиваетпри последующем контроле следующиеиндивидуальные особенности:подачу стимулирующих воздействийс выходов определенных разрядов счетчика 3 на определенные входы логического элемента;.подачу некоторых разрядов счетчика 3 на входы логического элементаинверсными;разнесение во времени фронтовсигналов на входах логического элемента.Подача питания инициирует выдачублоком 2 на первом и втором выходахсигнала начальной установки, которыйсбрасывает в нулевое состояние счетчик 3, блокирует работу первого ПЗУ5 и сбрасывает триггеры 8, Кроме на схеме не показаны), а счетчик 9 сбрасывается сигналом с третьего выхода блока 2,После окончания сигнала начальнойустановки по переднему фронту первого синхроимпульса генератора 1 снимается сигнал сброса с триггеров 8 и последующие изменения их состояний по передним фронтам синхроимпульсов будут определяться сигналами на их входах Ч. При сигнале логического нуля на входе Ч ТЧ-триггер по синхроимпульсу не изменяет своего состояния, а при сигнале логической единицы на входе Ч по синхроимпульсу ТЧ-триггер изменяет свое состояние.К моменту следующего синхроимпульса блокировка работы ПЗУ 5 еще действует, и на ш его выходах (ш1 оя М, где И - разрядность счетчика 3) присутствует код 111. Таким образом на первой группе адресных входов второго ПЗУ 7 присутствует код 111, который соответствует начальной установке триггеров 8. На второй группе адресных входов ПЗУ 7 - код, идентифицирующий конкретный логический элемент (этот код остается постоянным при проверке). На основе этих двух кодов, а также с учетом подсоединения определенных выводов проверяемого логическогоэлемента к тем или иным элементам НЕ 10 и начального состояния триггеров 8 ПЗУ 7 формирует (и+1) сигналов управления триггерами 8 так, что по переднему фронту второго сиихроимпульса происходят следующие установки: триггеры 8, соответствующие входам проверяемого логического элемента, на которые следует непосредственно подавать разряды счетчика 3, устанавливаются в единицу; триггеры 8,соответствующие входам проверяемогологического элемента, на которые следует подавать проинвертированные разряды счетчика 3 и сигналы, являющиеся результатом дешифрации двух разрядов счетчика 3, а также соответствующие выходам логического элемента, и (п+1) ТЧ-триггер остаются в состоянии логического нуля. Крометого, передний фронт второго синхроимпульса разрешает работу счетчика3 и первого ПЗУ 5, Таким образом, 22 ВА 6850 55 после этого синхроимпульса состояниевыходов элементов НЕ 10 в точностисоответствует тому состоянию, которое должны иметь входы проверяемогологического элемента при их стимуляции от счетчика и управляемого имдешифратора при состоянии счетчика000, т.е, при подаче первого втестовой процедуре входного набора,Двоичный счетчик при последовательном счете проходит все свои состояния, начиная с 000 и кончая111. При этом, зная текущее состояние счетчика, всегда можно указать, сколько его разрядов изменяется (проинвертируются) при переходек следующему состоянию. Например, для четырехзарядного счетчикапереход иэ состояний 1010 и 0000 ксостояниям 1011 и 0001 соответственно требует изменения одного разряда,а при переходе от состояния 1111 ксостоянию 0000 (циклический счет)требуется изменение всех четырех разрядов. Более того, по числу разрядов, которые следует изменить, определяются и сами изменяемые разряды, так как.всегда изменяется группа разрядов, начиная с нулевого идо ближайшего разряда, находящегосяв состоянии "0". Для указания числаизменяемых разрядов необходим кодразрядностью 1 оя,И, где Н - разрядность счетчика.На указанном принципе и построена работа блоков 3,5,7,8, представляющих собой по существу счетчик спрограммируемой цоколевкой.После поступления переднего фронта второго синхроимпульса разрешенаработа первого ПЗУ 5, на котороепоступает информация со счетчика 3,ПЗУ 5 представляет собой группу иэК узлов памяти разрядностью щ+1(в 1 о 8 Х), ш выходов которых соединены параллельно, а (в +)-й выходузла памяти управляет (1 +1) .узлом.Входы узлов памяти соответствуютадресным входам ПЗУ 5.1-й узел 18 памяти (1=1,1) ПЗУ 5работает следующим образом,Если поступающий на него код с выхода счетчика 3 содержит хотя быодин разряд в состоянии "0", тод -й узел сигналов на своем (в +1)-мвыходе блокирует работу (1 +1)-го,а следовательно, и последующих узлов памяти ПЗУ 5, а на других своих 5 20 25 30 35 40 45 п 1 В 1)1 хо 11 ах .ф 11 рмирует код число разрядов счетчика 3, которые изменятся при переходе к следунщему его состоянин . Зто число просто определяется исходя из местоположения ь-го узла среди остальных (т.е. от поданной на пего части кода с выхода счетчика 3), Если поступивп 1 ий на ь-й узел код не содержит ни одного нуля, то д-й узел устанавливает щ своих выходов в единицу, а сигналом с (щ +1)-го выхода разрешает работу ( +1)-го узла.На основе кода 000 на. - младМ ших разрядах счетчика 3 гервйй узел памяти ПЗУ 5 запрещает работу остальных узлов памяти, а на своих выходах формирует код 00..01, что свидетельствует об изменении счетчиком 3 только одного, а именно нулевого разряда при переходе к своему следующему состоянию. Этот код поступает на соответствующую часть адресных входов второго ПЗУ 7. Поскольку для конкретного проверяемого логического элемента (он идентифицируется кодом на другой группе адресных входов ПЗУ 7) тестовой процедурой определено, какой из его входов должен стимулироваться нулевым разрядом счетчика 3, то ПЗУ 7 формирует сигнал логической единицы только на одном своем выходе, который связан с ТЧ-триггером, соответствующим этому входы. Таким образом, по перед-. нему фронту третьего синхроимнульса изменится состояние только данного ТЧ-триггера и, следовательно, на входах проверяемого логического элемента установится информация как при непосредственной стимуляции от счетчика и управляемого им дешифратора при состоянии счетчика 00О. т.е, при подаче второго в тестовой процедуре входного набора. Очевидно, что если необходима стимуляция инверсным нулевым разрядом, то работа всех узлов аналогична, а инверсия достигается за счет соответствующей начальной установке нужного триггера по второму синхроимпульсу.По переднему фронту третьего синхроимпульса произоидет также инкрементация счетчика 3 и он перейдет всостояние 0001. До четвертогосинхроимпульса работа узлов 5, 7, 8 аналогична описаннои за исключениемтого, что ПЗУ 5 формирует код 00., О, свидетельствующий о предстоящемизменении двух разрядов, а ПЗУ 7формирует управляющий сигнал Ч, равный , на входах только двух триггеров, соответствующих входам проверяемого логического элемента, которые следует стимулировать нулевыми первым разрядами счетчика 3. Из-менение состояний этих триггерови счетчика 3 происходят по передне- Ому фронту четвертого синхроимпульса.При состоянии счетчика 3 - 0010ПЗУ 5 вновь формирует код 0001,на основании которого ПЗУ 7 инициирует по переднему фронту пятого 5синхроимпульса изменение состояниятолько одного триггера, передающегосостояние нулевого разряда счетчика 3,Подобный описанномупроцесс происходит по каждому синхроимпульсуи циклически повторяется после прохождения всех входных наборов тестовой процедуры. Действительно, присостоянии всех разрядов счетчика 3,необходимых для стимуляции проверяемого логического элемента - единица, и соответствующих триггеров 8нуль, в очередном такте синхросигнала ПЗУ 5 и ПЗУ 7 выработают такиевыходные сигналы, что изменится состояние всех этих триггеров. Такимобразом, на проверяемый логическийэлемент вновь поступит первый входнойнабор тестовой процедуры, 35Важным моментом в тестовых процедурах является стимуляция входовпроверяемого логического элементасигналами, являющимися результатомдешифрации "промежуточных" состояний 40двух разрядов счетчика, что гарантирует разнесение во времени фронтовсигналов, Предположим, что требуетсявыделение состояния, управляемого нулевым и первым разрядами счетчи ка, В этом случае состояние соответствующего триггера должно повторятьсостояние триггера, соответствующегоинверсному нулевому разряду счетчика 3, но только при состоянии первого разряда счетчика 3 - ноль, Выходной код ПЗУ 5, 0001, по которомупроисходит изменение состояния триггера, соответствующего нулевому разряду, выдается, однако, как при состоянии первого разряда счетчика 3ноль, так и "единица" . Следовательно, для решения задачи дешифрации код 0001, выдаваемый ПЗУ 5 присостоянии первого разряда счетчика 3"единица", необходимо изменить, чтообеспечит сохранение состояния триги 11гера, соответствующего выходу 1дешифратора. Поскольку разрядностьш выходного кода ПЗУ 5 больше 1 о 8 1,то среди 2 выходных кодов ПЗУ 5звсегда есть неиспользуемые для указания числа инвертируемых разрядовсчетчика 3 коды. Например, при 24 разрядном счетчике 3 и пятиразрядномвыходном коде ПЗУ 5 существует 224 = 8 дополнительных кодов. Одинтакой неиспользуемый код 1111отведен под код начальной установки.Кодируя изменение только нулевогоразряда счетчика 3 при состоянии егопервого разряда - "единица" однимиз дополнительных кодов, а не кодом0001, можно обеспечить возможность требуемой дешифрации состояниянулевого и первого разрядов счетчика 3. Подобным образом решаетсязадача дешифрации "промежуточных"состояний и других разрядов счетчикаАнализ известных тестовых процедурпоказал, что для их реализации необходимо около 6-10 дополнительныхкодов, причем дешифруются состоянияразрядов 0 - 4 стимулирующего счетчика. Исходя из этих соображений,оптимальными значениями ш и К дляПЗУ 5 являются т= 1 о 8(И+8), И = -Выбор значения К определяется тем,что дешифруемые разряды (О - 4) припредлагаемой реализации ПЗУ 5 должны поступать на один (1=1) узел памяти ПЗУ 5.Таким образом, по переднему фронту каждого синхроимпульса генератора 1 на проверяемий логический элемент поступают входные тестовые наборы,Для регистрации выходных реакцийпроверяемого логического элементаданные с выводов элемента 2 поступают на информационные входы мультиплексора 13, которые опрашиваютсяв заданном порядке. Это позволяетиз множества выводов проверяемогологического элемента 2 выбрать только являющиеся выходами. Таким образом, на вход данных сигнатурногоанализатора 15 с выхода мультиплексора 13 поступает двоичная последовательность, состоящая изсостыкованных" друг с другом выходных реак.ций проверяемого элемента. В сигнатурном анализаторе при этом происходит формирование общей сигнатурыпроверяемого логического элемента,причем регистрация его выходной информации осуществляется по заднемуфронту синхроимпульса генератора 1.Для проверки элемента, имеющего Рвыходов, требуется Р повторов тестовой процедуры,Заданная последовательность опроса выходов управляется вторым счет.чиком 9 и четвертым ПЗУ 11, На первые входы ПЗУ 11 от третьего ПЗУ 6поступает информация о типе проверяемого логического элемента, Этаинформация выделяет ту часть ПЗУ 11,в которой последовательно записаныномера опрашиваемых входов мультиплексоров 13, Второй счетчик 9 вначале процедуры стимуляции сорасывается сигналом от блока 2 синхронизации. При этом разрешается опрос самого первого, указанного впоследовательности, входа мультиплексора 13. По окончании цикластимуляции (и+1)-й ТЧ-триггер 8,соответствующий старшему, из необходимых для проверки, разряду счетчика 3, устанавливается в "О" и ин.кременирует второй счетчик 9, подготавливая его к следующему циклустимуляции, в котором будет опрашиваться второй в заданной последовательности вход мультиплексора13. Далее процесс повторяется довыбора из ПЗУ 11 последнего словавыбранной последовательности. Приэтом на первом выходе ПЗУ 11 появитсясигнал разрешения работы формирователя 14 одиночного импульса. Его за"пуск осуществляется очередным сигналом с выхода (и+1)-го ТЧ-триггера8, появляющимся после регистрацииинформации с последнего выхода проверяемого элемента. Импульс на выходе формирователя 14 свидетельствуетоб окончании тестирования логического элемента, Поскольку прием данных в сигнатурный анализатор 15 свыхода мультиплексора 13 осуществляется по дЪднему фронту синхроимпульса генератора 1, а установка ТЧ-триггеров 8 - по его переднему фронту,то к моменту появления импульса на,выходе блока 14 в сигнатурном анализаторе 15 содержится сформированнаясигнатура проверяемого элемента. сигнатура с выхода сигнатурногоанализатора 15 поступает на вторыевходы блока 17 сравнения, на первыевходы которого поступает эталонная 5 сигнатура из пятого ПЗУ 16. ОбъемПЗУ 16 определяется количеством типов проверяемых логических элементов, так как каждый элемент имеетсвою эталонную сигнатуру. Выбор эталонной сигнатуры из ПЗУ 16 производится на основе кода проверяемогоэлемента, поступающего от узла 4.Результате сравнения поступает навыход устройства.15формуца изо бретения Устройство для функциональногоконтроля логических элементов, со держащее генератор тактовых импульсов, первый и второй счетчики, мультиплексор и сигнатурный анализатор,.информационный вход которого соединен с выходом мультиплексора, а син хровход сигнатурного анализатораподключен к выходу генератора тактовых импульсов и счетному входу первого счетчика, о т л и ч а ю щ ее с я тем, что, с целью упрощения 30 устройства, оно содержит блок синхронизации, узел задания типа контролируемого элемента, пять блоков памяти, группу из Ь +1) ТЧ -триггеров,где л -количество выводов контролируемого элемента, формирователь одиночного импульса, блок сравнения игруппу изэлементов НЕ с открытымколлекторным выходом, выходы которыхподключены к выводам контролируемого 40 элемента и соединены с информационными входами мультиплексора, вход-гоэлемента НЕ с открытым коллекторнымвыходом ( 1,) соединен с выходом1 - го ТМ -триггера, Т-вход которого 45 подключен к выходу генератора тактовых импульсов, тактовому входублока синхронизации и Т -входу (ь+1- го ТЧ -триггера, первый выход блокасинхронизации соединен с входом 50 выборки первого блока памяти и входом сброса первого счетчика, разрядные выходы которого соединены с ад-,ресными входами первого блока памяти.второй выход блока синхронизации 55 соединен с входами сброса ТЧ -триггеров, Ч -входы которых подключенык соответствующим выходам второгоблока памяти, первая группа адресных12264 б 8 входов которого соединена с выходами первого блока памяти, вторая группа адресных входов второго блока памяти соединена с выходами третьего блока памяти и с первой группой адресных входов четвертого блока памяти, группа адресных ьходов третьего блока памяти соединена с выходами узла задания типа контролируемого элемента и адресными входами пятого блока памяти, выходы которого соединена с первой группой информационных входов блока сравнения, вторая группа информационных входов которого соединена с группой выходов сигнатурного анализатора, выход блока сравнения является выходом результан та контроля устройства, управляющии вход окна измерения сйгнатурного анализатора соединен с выходом формирователя одиночного импульса, стробирующий вход которого соединен с выходом ( +1)-го ГМ -триггера и счетным входом второго счетчика, а информационный вход - с выходом четтВг. г тель С.Старчих Составиинрышева Техред В.Кадар Коррек Черни едак 1 Подписноекомитета СССРи открытийаушская наб., д, 4/5 тная,Ужгород изводственно-полиграфическое предприяти Заказ 2135/49 Тираж ВНИИПИ Государственно по делам изобретени 113035, Москва, Ж, вертого блока памяти, группа выходов которого соедийена с управляющими входами мультиплексора, втораягруппа адресных входов четвертогоблока памяти соединена с группойразрядных выходов второго счетчика,вход сброса которого подключен ктретьему выходу блока синхронизации.,10 г. Устройство по п,1, о т л и -ч а ю щ е е с я тем, что первыйблок памяти содержит группу узловпамяти разрядностью д+1), гдейт 1 оя 1 М - число адресных входов15 блока, л - число соответствующихвыхоцов узла памяти соединены параллельно и являются выходами блока,(ь+1)-й выход-го узла памяти1,К 1), где К - число 20 памяти подключен к управляющему входу ( +) -го узла памяти, управляющий вход первого узла памяти является входом выборки блока, группаадресных входов узлов памяти явля ется группой адресных входов блока.