Усилитель считывания

,120359 в) 4 б 11 С 7 00 ИСАНИЕ ИЗОБРЕТЕНИЯ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ВТОРСКОМУ СВИДЕТЕЛЬСТВ(54) ) 57) УСИЛИТЕЛЬ СЧИТЫВАНИЯ, со держащий первый и второй ключевые транзисторы, сток и затвор первого из которых соединены соответственно с затвором и стоком второго, первый и второй нагрузочные транзисторы, истоки которых подключены соответственно к стокам первого и второго ключевых транзисторов, а затворы являются информационными входами усилителя считывания, выходами которого являются стоки первого и второго ключевых транзисторов, третий и четвертый ключевые транзисторы, стоки которых соединены с шиной питания, а истоки подключены соответственно к стокам первого и второго нагрузочных транзисторов, установочный транзистор, сток которого соединен со стоком первого ключевого транзистора, затворы третьего и четвертого ключевых транзисторов объединены и являются первым управляющим входом усилителя считывания, затвор установочного транзистора является вторым управляющим входом усилителя считывания, истоки первого, второго ключевых и установочного транзисторов подключены к шине нулевого потенциала, отличаюи 1 ийся тем, что, с целью повышения его надежности, в него введены первый и второй усилительные транзисторы, стоки которых подключены соответственно к стокам первого и второго ключевых транзисторов, а истоки соединены с шиной нулевого потенциала, затвор первого усилительного тран- РФ зистора соединен с затвором второго нагрузочного транзистора, а затвор второго уси- ф лительного транзистора подключен к затво- Ъф ф ру первого нагрузочного транзистора. (УбИзобретение относится к вычислительной технике и может быть использовано в интегральном полупроводниковом МДП запоминающем устройстве.Целью изобретения является повышение надежности усилителя считывания,На фиг. 1 изображена принципиальная схема усилителя считывания; на фиг. 2 - временная диаграмма работы усилителя.Усилитель считывания содержит первый 1 и второй 2 ключевые тразисторы, первый 3 и второй 4 нагрузочные транзисторы, третий 5 и четвертый 6 ключевые транзисторы, первый 7 и второй 8 усилительные транзисторы, установочный транзистор 9, первый 10 и второй 11 информационные входы усилителя, первый 12 и второй 13 выходы усилителя, первый 14 и второй 15 управляющие входы усилителя считывания, шину 16 питания,Усилитель работает следующим образом.В исходном состоянии на первой шине 4 управления установлен низкий потенциал, на входах 10 и 11 усилителя считывания и второй шине 15 управления - высокие потенциалы, равные напряжению питания. Ключевые транзисторы 5 и 6 находятся в закрытом состоянии, транзисторь 3 и 4, транзисторы 7 и 8 усиления и транзистор 9 установки - в открытом состоянии, выходы 2 и 13 усилителя считывания разряжены до низкого потенциала.При переходе в активный режим работы (1=о) на первую шину 14 управления подается высокий потенциал, ключевые транзисторы 5 и 6 переходят в открытое состояние и потенциал на выходе 13 возрастает довеличины)зГз=1 Кэ(11 - Ч.;где 1 ьток через транзистор 8 усиления;Кэ - эквивалентное сопротивление транзистора 8 усиления;и, в потенци на входе 11 усилителясчитывания,Потенциал на выходе2 не может превысить величину 7 т, поскольку транзистор 9 установки находятся в открытом состоянии. Во временном интервале (1 - 1 о) происходит уменьшение потенциала на входах 10 и 11 усилителя считывания на величину, равную Ч., Поскольку транзистор 8 усиления открыт, транзистор 4 поддерживается открытым (степень открывания транзистора 4 определяется соотношением размеров транзисторов 4 и 8), что полностью исключает запоминание избыточного потенциала на затворе транзистора 1 переключения. О В момент времени 1=1 на вторую шину15 управления подается низкий потенциал и транзистор 9 установки переходит в закрытое состояние. На этом интервал установки (Л 1= 5=., - о) заканчивается и начинается формирование дифференциального сигнала на входах усилителя и собственно дискриминация сигнала (интервал, усиления), Допустим, что в результате формирования дифференциального сигнала Лд.ф. потенциал на входе О усилителя считывания Ьв больше потенциала на входе 11 - Ь 1. Поскольку потенциал на затворе транзистора 4 уменьшится на величину ЛБдэф., Л диф.=о - .311.уменьшится проводимость транзистора 4, 25 в то же время, покольку потенциал назатворе транзистора 8 усиления останется неизменным (от начала интервала усиления), его проводимость не изменяется, а это вызовет уменьшение потенциала на затворе ключевого транзистора 1, что приведет к возрастанию потенциала на выходе 2, т. е. облегчит считывание дифференциального сигнала. Когда дифференциальный сигнал достигнет величины, необходимой для считывания, произойдет правильное его считывание и усиление. В момент времени 1=1 э на шину 14 управления подается низкий потенциал и ключевые транзисторы 5 и 6 переходят в закрытое состояние. Выходы 12 и 13 заряжаются через транзисторы 7 и 8 усиления и усилитель считывания переходит в пассивный режим. С подачей высокого потенциала на шину 15 управления транзистор 9 установки переходит в открытое состояние и у силитель считывания готов к новому циклу работы.Составиерес дактор Р. Цказ 8424/5 цика Техред И Тираж 54 ВНИИПИ Государстве по делам изобре 113035, Москва, Ж - 35 лиал ППП Патент, г.тель О. КулаковВ Корректор Т. К4 Подписноенного комитета СССРтений и открытийРаушская наб., д. 4/5Ужгород, ул. Проектная, 4