Устройство для сложения чисел
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Номер патента: 1159013
Авторы: Кутепов, Подопригора, Шевяков
Текст
ПИСАНИЕ ИЗ ТЕНИЯ Н АВТОРСКОМУ СВИДЕТЕЛЬСТ(21) 3586842/24-24 разрядов соответствующего многовходо- (22) 28.0283: вого одноразрядного сумматора, выход (46) 30.05,85. Бюл. В 20. первого, разряда каждого многораэряд- (72) В. П. Шевяков, В. Н. Подопрнг ного сумматора является выходом сора и Е. Б. Кутепов . ответствующего разряда устройства,(56) Акушский И. А. и Кцицкий Д. И.: второго, каждого многоразрядногоГМашинная арифметика в остаточных сумматора, кроме Е-го, подключен к классах. И. Советское радио, 1968, . второму входу предыдущего разряда с. 360, последующего многоразрядного .-суммаАвторское свидетельство СССР : тора, а выход переноса старшего раэ- В 1012243, кл, С Об.Р 7/50, 1980. ряда каждого многоразрядного сумма- (54)(57) УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯ,п, тора, кроме 1 с-го, подключен к второ-ЧИСЕЛ, содержащее 1 с многовходовых му входу старшего разряда последую- одноразрядных сумматоров (Е - числа щего многоразрядного сумматора, вы групп разрядов суммируемых чисел) .н ходы разрядов, начиная со второго,элементы задержки, причем ивходов и выход переноса старшего разрядааждого многовходового сумматора сое- Й-го многоразрядного сумматора соеди- фф динены с входами соответствующего иены с входами соответствующих эле- С разряда группы исуммируемых чисел . ментов задержки, вьщоды которых подустройства, о т л и ч а ю щ е е с я ключены к вторым входам соответствутем, что, с целью упрощения устройст- ющих разрядов первого многораэрядно" ва и повыпения его быстродействия, го сумматора, входы разрядов группыустройство содержит К многоразрядных и-го суммируемого. числа соединены с сумматоров, первые входы разрядов, входами переноса младших разрядов каждого многоразрядного сумматора соответствующих многоразрядных сумсоединены с выходами соответствующих маторов. к159 Изобретение относится к вычислительной технике и предназначено для использования в ЦВИ.Цель изобретения - упрощение устройства и повышение его быстродействия.На чертеже представлена структурная схема предлагаемого устройства для сложения-и чисел.Устройство содержит 1 миоговходо О вых одноразрядных сумматоров 1(1 с -число групп разрядов суммируемых чисел), число входов которых равно ищ2" -1, М многоразрядных сумматоров 2, число разрядов которых равно ш+1, 15 и ш + 1 элементов задержки 3.п - 1 входов каждого многовходового сумматора 1 соединены с входами соответствующих разрядов группы исуммируемых чисел устройства. Первые 20 входы разрядов каждого многоразрядного сумматора 2 соединены с выходами соответствующих разрядов соответствующего многовходового одноразрядного сумматора . Выход первого разря да каждого многоразрядного сумматора 2 является выходом соответствующего -разряда устройства. Выход каждого разряда, начиная со второго каждого многоразрядного сумматора 2, кроме ЗО 1-го, подключен к второму входу предыдущего разряда последующего много. разрядного сумматора 2, Выход переноса старшего разряда каждого многоразО 13 грядного сумматора 2, кроме 1-го, подключен к второму входу старшего разряда последукщего многоразрядного сумматора 2, Выходы разрядов, начиная со второго, и выход переноса старшего разряда 1-го многоразрядного сумматора 2 соединены с входами соответствующих,злементов задержки 3, выходы которых подключены к вторым входам, соответствующих разрядов первого многоразрядного сумматора 2, Выходы разрядов группы и-го суммируемого числа соединены с входами переноса младших разрядов соответствующих многоразрядных сумматоров 2.Устройство работает следующим образом.За первый такт работы на входы подаются одноименные разряды всех и чисел. На выходах первых разрядов мно- горазрядных сумматоров 2 формируются сигналы суммы соответствующих разря-, дов. На входах каждого разряда, начиная со второго, и выхода переноса старшего разряда каждого многоразрядного сумматора 2 формируются сигналы переноса в старшие разряды.За второй такт работы аналогично суммируются следующие К разрядов всех и чисел и переносы сформированные в предыдущем такте.Таким образом, с окончанием выдачи г разрядов всех п чисел устройством формируется и их сумма.
СмотретьЗаявка
3586842, 28.02.1983
ПРЕДПРИЯТИЕ ПЯ А-1173
ШЕВЯКОВ ВЛАДИМИР ПЕТРОВИЧ, ПОДОПРИГОРА ВЛАДИМИР НИКОЛАЕВИЧ, КУТЕПОВ ЕВГЕНИЙ БОРИСОВИЧ
МПК / Метки
МПК: G06F 7/50
Опубликовано: 30.05.1985
Код ссылки
<a href="https://patents.su/3-1159013-ustrojjstvo-dlya-slozheniya-chisel.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для сложения чисел</a>
Преобразователь двоичного кода в двоично-десятичный
Номер патента: 1205137
Опубликовано: 15.01.1986
Автор: Белоусов
МПК: G06F 5/00
Метки: двоично-десятичный, двоичного, кода
...соединены с входами (6+4) -х разрядовпреобразователя,Кроме того, в преобразователеблок десятичной коррекции содержит четыре элемента НЕ и десять элементов И-НЕ, причем вход первогоразряда блока десятичной коррекциисоединен с первыми входами первого, второго и третьего элементов И-НЕи через первый элемент НЕ соединенс первыми входами четвертого и пятого элементов И-НЕ, вторые входы,.разряда блока десятичной коррекции,с первым входом шестого элементаИ-НЕ и вторым входом третьего элемента И-НЕ, а через второй элемент НЕсоединен с вторым входом первогоэлемента И-НЕ и первым входом седьмого элемента И-НЕ, второй вход которого соединен с входом второгоразряда блока десятичной коррекции, с вторыми входами второго и шестого элементов И-НЕ и с...
Устройство для нормализации многоразрядных чисел
Номер патента: 549807
Опубликовано: 05.03.1977
Авторы: Анцут, Левитин, Стоенко
МПК: G06F 7/38
Метки: многоразрядных, нормализации, чисел
...рого управляющих выходов анализатора ко 1 2 3 4 5 6 7 8 О О О О О О 1 О О О О О О О 1 О О О О О О О О Анализатор кода 7 представляет собой схему, фиксирующую равенство нулю содержимого шифратора 5, А так как нулевой код на выходе шифратора 5 означает (см,в слове, Шифратор 5 преобразует число ведуших нулей в двоичный код денормализации КДМ (см,таблицу).Дешифратор 3 по значению КДМ формирует управляющие сигналы, включающие необходимые цепи регистра сдвига 2, на который предварительно заносится содержимое сумматора мантисс 1, т, е, старшее слово. Если это слово не равно нулю, т,е, КДМО, то на первом управляюшем выходе анализатора кода денормализации 7 будет сигнал, управляющий занесением содержимого шифратора 5 в сумматор характеристик 4....
Устройство для выделения значащих разрядов из последовательности многоразрядных двоичных кодов
Номер патента: 1038935
Опубликовано: 30.08.1983
Авторы: Громаковский, Левина
МПК: G06F 7/06
Метки: выделения, двоичных, значащих, кодов, многоразрядных, последовательности, разрядов
...разрядов, кроме К"го , соединен с вторым адресным входоч (1+1)-го накопителя и с информационным входом промежуточного регистра (1+1 )-го блока для последовательного ьыделения значащих раэря" дов вьи,о,:1 регистра результата К-го блока для последовательного выделенля значащих разрядов является инФормдционным зыхо,ом устроиства, Вы 4 О ход каждо о :-го накопителя соединен с втао.,ч информационным входом узла Выделен я значащих разрядов 1-го блока для последовате.пьного выделения значащих разрядов, выходы всех узлов оценки количества значащих разрядов, кроме первого, соединены с соответствующими Вход"ми Второй группы входов узла управления, первый и второй Выходы которого соединены соответственно с управляющими входом узла выделения...
Устройство для определения старшего разряда разности двух двоичных чисел
Номер патента: 134071
Опубликовано: 01.01.1960
МПК: G06F 7/02
Метки: двоичных, двух, разности, разряда, старшего, чисел
...1 - 7 составляют схему неравенства.Ячейки 5 и б служат для запуска соответствующих генерирующих ячеек 8 - 9 и 10 - 11, а ячейки 4 и 7 - для подачи чисел на переклю чающее устройство, выполненное на ячейках12 - 15. Ячейки 16 и 17 предназначены для запирания соответствующих входов генерирующих ячеек после первого выявления неравенства в разрядах сравниваемых чисел. Ячейки ЗО 18 - 23 представляют собой линии, задержкиинформации на время определения знака разности.Переключающее устройство, состоящее и з ячеек 12 - 1 б во взаимодействии со схемой знака, служит для переключения каналов следования информации таким образом, что большее по абсолютной величине число (уменьшаемое) проходит по каналу 24 - 27 и т. д., а вычитаемое производит...
Сумматор параллельного действия на несколько чисел
Номер патента: 231897
Опубликовано: 01.01.1968
Автор: Кузнецов
МПК: G06F 7/50
Метки: действия, параллельного, сумматор, чисел
...выходы и от О до п.Предлагаемый сумматор работает следующим образом25 Сигналы иа дешифратор 1 поступают навходы слагаемых 1, 4 1 одновременно,Сигнал переноса подается на дешифратортолько по одному входу, номер которого равенчислу единиц переноса. Сигнал с дешифратора30 появляется только с одного выхода, номер которого равен сумме единиц переноса пги единиц слагаемых -ых разрядов. Если сигнал появляется с нечетного выхода, то оп проходит через схему 2 ИЛИ в регистр сумм и одновременно поступает через схему 3 ИЛИ в цепь выхода дешифратора с номером на единицу меньше. Если сигнал появляется с четного выхода дешифратора, то он, минуя регистр, проходит в следующий разряд сумматора как единица переноса и,. Чтобы сохранить равенство между...
Предыдущий патент: Устройство для ввода информации
Следующий патент: Двухканальный генератор случайного процесса
Случайный патент: Теплозвукоизоляционная панель