Устройство для приема избыточных сигналов

(191 11 С 08 С 19 РЕТЕНИЯ ИСАНИЕ ТЕЛЬСТВ ВТОРГ КОМУ УДАРСТВЕННЫЙ КОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ(56) 1. Авторское свидетельствоСССР В 824263, кл,С 08 С 19/28, 1979.2. Авторское свидетельство СССРпо заявке В 3416517/18-24, кл. С, 08С 19/28, 1982 (прототип).(54)(57) УСТРОЙСТВО ДЛЯ ПРИЕИА ИЗБЫТОЧНЫХ СИГНАЛОВ, содержащее приемник,вход которого является входом устройства, выход соединен с входом блокапамяти, первый выход блока памятисоединен с входом первого пороговогоблока и с первым входом блока сравнения, вторые выходы соединены с соот.ветствующнми входами Формирователя импульса, выход которого соединен с, 11первым входом преобразователя сигналов 1;деувый и второй выходы которогосоединены-с соответствующими первыми вторым входами элемента ИЛИ, выходэлемента ИЛИ через декодер соединенс первым входом блока регистров,первый выход и второй вход которогосоединены соответсч венно с вторымвходом и выходом блока сравнения,второй выход блока регистров является выходом устройства, о т л и ч а ю -щ е е с я тем, что, с целью егоупрощения, в него введен второй пороговый блок, вход и выход которогосоединены соответственно с выходомприемника и третьим входом элементаИЛИ, выход первого порогового блокасоединен с вторым входом преобразователя сигналов,1 Д 9111 зобретение относ 5 тся к электро-.связи и может быть исплььзованс дляприема составных дискретных си 5 наловс избыточностью.Известно устройство д;Ъ приемаизбыточных сигналов, содержащееприемник, пороговые блоки, вычитатель ьблоки памяти, блок усилителей, блоксумматоров, декодер, блок управленияи блоки регистров 1. 1Недостаток известного устройствасложность из-за наличия больщогочисла различных блоков,Наиболее близким по техническойсущности к предлагаемому является устрой тво для приема избыточных сигналов, содержащее приемник, вход которого является вхацом устройства выход соединен с вхадэм первого блока памяти, первый выхэц которого соединен с входом порэгового блока и с первым входом блока сравнения., Вторые выходы соединены с соотвеь ствующими входаюл Формирователя импульа, выход которога и вход Второго блока памяти соединены соответ 25ственно с первым и Вторым входами преооразавателя сигналов логического блока, выход порогового блока соединен с входам второго блока па мяти и с пеовым входам элемента ИПь гервый и второй выходы преобразователя сигналов соединены с соатветСТВУЮщн ьь В ь ООЫМ ьн трЕТЬИМ Вхадаын элемента 11 ЛИ, выход которого черездекодер соединен с первым входом блока регистров вторсй Вход и первьпь ВыхОД блока РегистРОВ саеДиненыСОатветственна с Выходом и Вторым ВХОДОМ 6 ьаха СРаВНЕНИЯ, ВтаРай ВЬ;ХОД является выходом устройства 1 2 1.ььбНедостаткам указанного устройства яВляется "лОжнОсть из за. Кали чия Двчх блоков памяти бальБага объема.Цель и"обретения - упоащение уст 0ройства за счет устран ния одного блока памяиУказанная цель дасти"ается тем что в стройство пля приема избытач- ньх сигналов содержащее приелни- эб вход каторага является входам уст-. ройства, выход соединен с входам блока памяти, первый выход блока памяти соединен с входам первого порогового блока и с первым входом блока 5 ь сравнения, вторые выходы соединены с соответствующими входами форклрователя импульса, выход которага сае-. 210 2динен с первым входом преобразователя сигналов, первьй и второй выходы которого соединены с соответствующими первым и вторым входами элемента ИЛИ, выход элемента ИЛИ через декодер соединен с первым входом блока регистров, первьй выход и второй вход которого соединены соответстВенно с вторым входом и выходом блока сравнения, второй выход блока регистров является выходом устройства, введен второй пороговый блок, вход и выход которого соединен соответственно с выходом приемника и третьим входам элемента ИЛИ, выход первого порогового блока соединен с вторым входом преобразователя сигналов.На чертеже показана структурнаясхема устройства.Устройство для приема избыточных сигналов содержит приемник 1, блок 2 памяти, пороговьй блок 3, декодер 4, блок 5 регистров блок б сравнеьи 51, пороговый блок 7, формирователь 8 импульса, элемент ИЛИ 9 и преобразователь 10 сигналов, который состоит из ключей 11 12, триггера 1."2 и элемента НЕ 14 оУстройства работает следующим образом.Входная аналоговая комбинация двоичных символов принимается приемникам 1 и поступает в блок 2 памяти, Эти же аналоговые сигналы поступают на вход порогового блока 7, где пресбразуются в двоичные сигналы.Двоичные сигналы через элемент ИЛИ 9 подаются на вход декодера 4, который отождествляет принятую двоичную кодовю комбинацию с бчижайщей ВЫХОДНОЙ раэрещеннай двоичной кодовой комбинацией. Эта разрешенная комбинация записывается в блок 5 регистров.;:1 а окончании записи в блок 5 аналоговые сигналы из блока 2 памяти считываются в формирователь 8, Формирователь 8 может быть выполнен на генераторе линейно изменяющегося на" пряжения,. элементе сравнения, элементе ИЛИ и двоичном регистре. Формирователь 8 определяет наименьпплй из аналоговых сигналов поступающих на ега вход, и йармирует двоичную кодовую комбинацию, ,в которой единичный символ находится в разряде с тем же номером что и наименьший аналоговый СИМВОЛь ДРУГИЕ РаЗРЯДЬ; - НУЛЕВЫЕ.1091 3синхронно с кодовой комбинацией,записанной в блоке 2 памяти, поступает на входы преобразователя 10.На выходе преобразователя 10 формируется вторая грубая оценка ( двоичная кодовая комбинацияизбыточногосигнапа. Эта комбинация отличаетсяот комбинации первой грубой оценкив разряде, номер которого совпадаетс номером наименьшего по амплитудеаналогового символа.Процесс преобразования первой оценки во вторую следующий,С выхода порогового блока 3 комбинация последовательно поступает на. информационные входы ключей 11 и 12.Управляются ключи двоичными символами, поступаащими последовательно свыхода формирователя 8 на входтриггера 13, Если на вход триггера13 поступает нулевой сигнал, то от"крыт ключ 11, Если на вход триггераподается единичный сигнал, то ключ11 закрывается, ключ 12 открываетсяи соответствующий информационный сиг-210 4нал изменяется на противоположный с помощью элемента НЕ 14. Выходные сигналы преобразователя 10 через элемент ИЛИ 9 поступают на вход декодера 4, в котором отождествляются с разрешенной двоичной кодовой комбинацией, Эта комбинация запоминается в блоке 5 регистров.В блок 6 сравнения поступают точная оценка избыточного сигнала, считываемая из блока 2, и двоичные разрешенные кодовые комбинации иэ блока 5 регистров, В блоке 6 сравнения определяется, какая иэ двух разрешенных комбинаций больше соответствует сигналу точной оценки. Эта комбинация по управляащему сигналу, вырабатываемому в блоке 6, считывается иэ блока 5 на выход устройства. Таким образом, в предлагаемом устройстве в результате введения второго порогового блока и исключения блока памяти удалось упростить устройство.Составитель М. НикуленковфРедактор А. Мотыль Техред О.Наце Корректор А. ТяскоЗаказ 3084/47 Тираж 569 ПодписноеВБ 1 ИЙ 1 Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4