Запоминающее устройство с самоконтролем

(19) (1) 11 С 29/00 3 С 5 ВЕННЫЙ КОМ ИЗОБРЕТЕНИИ ГОСУДАРСПО ДЕЛ Т СССР ОТКРЫТИ гНИЕ ИЗОБРЕТЕНЯМУ СВИДЕТЕЛЬСТВУ ОПИСА К АВТОРСКО)( ) АЮЩЕЕ УСАМОКОНТРОЛЕМ, содержащи второй накопители инфконтроля, блок сравнениватель кодов и регистр числа, одни из входов которого подключены к выходам первого накопителя информации, а другие - к выходам преобразователя кодов, входы которого соединены с одними из выходов блока сравнения, одни из входов которого подключены к выходам второго накопителя инФормации, а другие - к выходам блокаконтроля, входы которого соединеныс выходами первого накопителя информации, о т л ич а ю щ е е с ятем, что, с целью повышения быстродействия устройства, в него введеныгенератор тактовых импульсов, элемент задержки, элемент И и формирователь сигналов, выход которогоподключен к управляющему входу регистра числа, а входы подключены квыходч элемента задержки и выходуэлемента И, первый вход которогосоединен с выходом генератора тактовых импульсов, а второй вход - сдругим выходом блока сравнения, причем входы элемента задержки и генератора тактовых импульсов объединены и являются одним из управляющих входов устройства.Изобретение относится к вычислительной технике и предназначено для использования в устройствах повышенной надежности, в частности в специализированных вычислительных машинах.Известно запоминающее устройство с самоконтролем, которое содержит блоки памяти, коммутаторы, блоки свертки по модулю два, блок пораз О рядного сравнения, блок управления, блок задержки, в котором за счет поразрядного сравнения информации из идентичных блоков памяти определяется наличие отказов, а с помощью 15 блоков свертки по модулю два и блока управления производится выбор исправного блока 1 .Недостаток данного запоминающего устройства - невысокое быстродействие,2 ОНаиболее близким к предлагаемому является запоминающее устройство с исправлением ошибок, содержащее формирователь адресных сигналов, выход которого соединен с входами основного и дополнительного накопителей, выходы которых подключены соответственно к первым входам регистра числа и дешифратора, выход которого соединен с вторым входом регистра числа, блок анализа ошибок, блок классификации ошибок и блок контроля, причем входы блока анализа ошибок подключены соответственно к первому выходу блока контроля и выходу дополнительного накопителя, а выходы соединены соответственно с вторым входом дешифратора и одним из входов блока классиФикации ошибок, другой вход которого подключен к второму выходу блока40 контроля, вход которого соединен с выходом основного накопителя, первыйвыход блока классификации ошибок является одним из выходов устройства, а второй и третий выходы соединены45 соответственно с третьим и четвертым входами дешифратора, при этом блок анализа ошибок выполнен состоящим из сумматора по модулю два, элементов ИЛИ и схемы сравнения 121 .Недостатком известного устройст 5 О ва является невысокое быстродействие, вызванное тем, что блоки контроля и анализа ошибок в каждом цикле работы устройства начинают работу с некоторой задержкой, обусловленной временем считывания информации из накопителей и выбираемой обычно с большим запасом. Цель изобретения - повышение быстродействия устройства.Поставленная цель достигается тем, что в запоминающее устройство с самоконтролем, содержащее первый и второй накопители информации, блок контроля, блок сравнения, преобразователь кодов и регистр числа, одни из входов которого подключены к выходам первого накопителя информации, а другие - к выходам преобразователя кодов, входы которого соединеныс одними из выходов блока сравнения,одни из входов которого подключенык выходам второго накопителя информации, а другие - к выходам блокаконтроля, входы которого соединены с выходами первого накопителя информации, введены генератор тактовых импульсов, элемент задержки, элемент И и Формирователь сигналов, выход которого подключен к управляющему входу регистра числа, а входыподключены к выходу элемента задержки и выходу элемента И, первый входкоторого соединен с выходом генератора тактовых импульсов, а второйвход - с другим выходом блокасравнения, причем входы элементазадержки и генератора тактовых импульсов объединены и являются одним из управляющих входов устройства.На чертеже изображена структурная схема запоминающего устройства с самоконтролем.Устройство содержит первый 1 и второй 2 накопители информации, имеющие адресные входы 3, блок 4 контроля, блок 5 сравнения, преобразователь 6 кодов, регистр 7 числа, имеющий выходы 8, формирбватель 9 сигналов, элемент 10 задержки, элемент И 11 и генератор 12 тактовыхимпульсов, вход 13 которого являетсяодним из управляющих входов устройства.Предлагаемое устройство работаетследующим образом,При поступлении адресных сигналовна входы 3 в накопителях 1 и 2 начинается процесс выборки информации,при этом на их выходах появляетсяслучайная информация, соответствующая переходному процессу. Одновременно сигнал, поступивший на вход 13,запускает генератор 12, сигналы с выхода которого разрешают прохождение управляющего сигнала с выхода блока 5 сравнения через элемент И 11 на1089627 Составитель В.РудаковРедактор Л.Пчелинская Техред М, Тепер КорректорА.Зимикосов Заказ 2941/48 Тираж,575 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5Филиал ППП "Патент", г.ужгород, ул.Проектная, 4 вход формирователя 9 сигналов. Еслипереходные процессы в накопителях 1и 2 не закончились, то информацияна выходе блока 4 контроля и накопителя 2 случайна и не одинакова, при 5этом в блоке 5 сравнения информацияне совпадает, следовательно, не вырабатывается сигнал сравнения с управляющего выхода блока 5 сравнения.Следующий сигнал с генератора 12 10вновь разрешает прохождение управляющего сигнала от блока 5 сравнениячерез элемент И 11 на вход формирователя 9 сигналов. И так до того момента, пока переходные процессы в. 15накопителях 1 и 2 не закончатся и на их выходах не установится истинная информация. Блок 4 контроляпроизводит свертку поступившей информации и результат выдает на входы блока 5 сравнения, При этом в случае исправной работы накопителей 1и 2 в блоке 5 сравнения произойдетсовпадение контрольных разрядов,поступивших от блока 4 контроля и 25от накопителя 2. На выходах блока 5сравнения появится нулевой к-разрядный код, который преобразователь 6преобразует в и-разрядный код коррекции состоящий иэ нулей (и и к - це- ЗОлые числа , и ) к) . На управляющемвыходе блока 5 сравнения одновременно появится сигнал, свидетельствующийоб окончании переходных процессовв накопителях 1 и 2, который вместе с очередным сигналом генератора 12 через элемент И 11 поступит на вход формирователя 9 сигналов, который разрешает выдачу информации с, первых входов регистра 7 на выходы 8 устройства, В случае неисправной работы накопителя 1 в блоке 5 сравнения совпадения контрольных разрядов по сигналам от генератора 12 не произойдет, тогда через максимально допустимое время, необходимое для завершения переходных процессов в накопителях 1 и 2, на выходе элемента 10 задержки появится сигнал, который поступает на вход формирователя 9 сигналов, который выдаст сигнал отказа во внешние устройства (на чертеже не показаны) и разрешит выдачу информации с регистра 7, При этом производится коррекция выходной информации в соответствии с кодом коррекции, поступившим с выхода преобразователя 6, который преобразовал результат несравнения, поступивший с выходов блока 5 сравнения, в унитарный код коррекции. Аналогично происходит процесс в случае отказа в накопителе 2, с той лишь разницей, что преобразователь 6 вырабатывает нулевой код коррекции.Таким образом, через регистр 7 производится выдача верной информации и при исправной работе накопителей 1 и 2 быстродействие устройства определяется реальными задержками в накопителях 1 и 2, что повышает быстродействие устройства.