Многоуровневая ячейка памяти

(19) (И) 3(50 Ь 19 28 ОПИСАНИЕ ИЗОБРЕТЕНИ г етельство СССР1/40, 1976.ельство СССР1/40, 1977 ОСУДАРСТВЕННЫЙ КОМИТЕТ СССР О ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ СКОМУ СВИДЕТЕЛЬСТ(54)(57) МНОГОУРОВНЕВАЯ ЯЧЕЙКА ПАМЯ-.ТИ, содержащая элементы связи, входной элемент, выходые элементы, опорный и блокировочные элементы, выполненные на р -и-р-транзисторах, и триггеры, первые выходы которых подключены к коллектору р-и-р-транзисторасоответствующих элементов связи,эмиттеры которых подключены к соответствующим коллекторам опорного элемента, база р-и-р"транзистора блокировочного элемента является управляю-.щим входом ячейки памяти и подключена к соответствующему коллекторур-и-р-транзистора опорного элемента,коллекторы р-и-р-транзисторов выходных элементов являются выходом ячейки памяти, эмиттеры р-и -ртранзистаров выходных элементов подключены к первому входу соответствующего три гера, эмиттер р-и-р-транзистора блокировочного элемента и база р-и-р транзистора опорного элемента подклю чены к общей шине, причем эмиттер р-и-р-транзистора входного элемента является информационным входом ячейки памяти, о т л и ч а ю щ а я с я тем, что, с целью повышения надежности ячейки эа счет снижения требований к амплитуде и фронтам тактовы импульсов, в нее введены дополнительные элементы связи, выполненные на р-и-р-транзисторах, коллекторы которых подключены к вторым выходам соответствующих триггеров, базы - к общей шине, а эмиттерык соответствующим коллекторам р-и-р,транзисторов опорного и блокировоч". ного элементов, вторые входы триггеров подключены к соответствующим коллекторам р-и-р-транзистора блокнровочного элемента, третий выход каждого триггера подключен к перво" му входу последующего триггера, миттер р-и-р-транзистора входногоемента подключен к тактовой шине.Изобретение относится к импульс-" ной технике и может быть использовано, например, для построения многоуровневых структур.Известна схема инжекционного запоминающего элемента, содержащая 5 триггер, выполненный на транзисто- . рах с непосредственными связями, транзисторы записи и считывания, а также источники тока, выходы которых подключены к соответствующим ба зам транзисторов 113.Основным недостатком данного устройства являются низкие возможности, обусловленные запоминанием лишь двухуровневого сигнала, 15Наиболее близкой к изобретению является многоуровневая ячейка памяти,содержащая элементы связи, входной элемент, выходные и опорные элементы, выполненные на р -и - Р-транзисторах, блокировочный элемент и триг 20 геры, выполненные на и-р-и-транзисторах, причем первые выходы, триггеров подключены к соответствующим коллекторам элементов связи, эмиттеры которых подключены к коллекторам соответствующих опорных элементов, база блокироночного транзистора янляется управляющим входом ячейки памяти и подключена к соответствующему входу опорного транзистора Г 2 330Недостатком этого устройства является его низкая надежность, которая обусловлена наличием н схеме двух шин питания, Использование различных шин питания для записи и хра нения может принести к неоднозначности входного и ныходного тока.Цель изобретения - повышение надежности устройства за счет снижения требования к амплитуде и фронтам тактового импульса.Поставленная цель достигается тем, что н устройство, содержащее элементы связи, входной элемент, выходные элементы, опорные и блокировочные 45 элементы, выполненные на р-Ьр-транзисторах, и триггеры, первые выходы которых подключены к коллектору р-и-р-транзистора соответствующих элементов связи, эмиттеры которых подключены к соответству)ощим коллекторам опорного элемента, база р-и-р-транзистора блокировочного элемента является управляющим входом ячейки памяти и подключена к соответствующему коллектору р-и-р-транзистора опорного элемента, коллекторы р-и-р-транзисторон выходных элементов являются выходом ячейки памяти, эмиттеры р-л-Р-транзисторон выходных элементов подклюиены к первому входу 60 соответствующего триггера, эмиттер р- - г-транзистора блокировочного элемента и база р-и-р-транзистора опорного элемента подключены к общей шине, причем эмиттер р-ь-р-транзистора входного элемента является информационным входом ячейки памяти, введеныдополнительные элементы св язи, выполненные на р-л-р-транзисторах,коллекторы которых подключены к вторым выходам соответствующих триггеров, базы - к общей шине, а эмиттеры - к соответстнующим коллекторамр-л-р-транзисторов .опорного и блокировочного элементов, вторые входытриггеров подключены к соответствующим коллекторам. р -п-р-транзистораблокировочного элемента, третий выход каждого триггера подключен кпервому вхбду последующего триггера,эмиттер р -и-р-транзистора входногоэлемента подключен к такТовой шине,На чертеже приведена принципиальная электрическая схема четырехуровневой ячейки памяти,Устройство содержит соответственно первые и вторые и-ртранзисторытриггеров 1, - б, входной р-и-р-транзистор 7, опорный транзистор 8,р-и-р-транзисторы связи 9 - 11, дополнительные р-и-р-транзисторы связи 12 - 14, выходные р-л-Р-транзисто- ры 15 - 17, блокировочный р-П-р-транзистор 18,Многоуровневая ячейка памятиработает в режиме записи и в режимехранения.В режиме хранения на тактовуюшину (ТИ) подается сигнал низкого логического уровня, что приводит к заЙиранию нходного 7 и блокировочного 18 транзисторов; Базовые токи транзисторов триггера подаются через транзисторы снязи 9 - 14, причем значения токов идентичны, поэтому состояние триггеров не изменяются.В зависимости от состояния триггеров через выходные транзисторы 15 - 17 инжектируется или не инжектируется значение входного тока. Если для определенности считать, что транзистор 1 первого триггера открыт, второго 3 - закрыт, а третьего 5 открыт, то выходной ток устройства равен значению 2 Зо, в противном случае, т.е. первые транзисторы первого и третьего триггеров закрыты, а второго - открыт, выходной ток равен величине 3 1, В базы транзисторов триггера самого младшего разряда подаются через транзистор 9 (10,11) и дополнительный транзист.тор 12 (13,14) токи, равные 1 Зо, в базы транзисторов триггера второго разряда - 2 Эо, третьего - 3 Лд.и-го - и 3 . Задание требуемого значения тока можно измерить путем изменения геометрии базовых 1 р-областей инжектора и переинжектора.В режиме записи на тактовую шину подается второй логический уронень. В этом случае транзистор 18 открывается и отбирает через свои коллек/%4 Тираж 581 НИИПИ Государственного коми по делам изобретений и от 5, Москва, Ж, Раушская нПодписноеа СССРытийд. 4/5 аз 11 113 лиал ППП Патент, г.ужгород, ул,Проектн торы ток, инжектируемый опорнымтранзистором 8 в эмиттеры дополнительных транзисторов связи 12 - 14,В этом случае базовый ток транзисторов 2, 4 и б инжектируется входнымтранзистором 7, значение которого , 5,может изменяться в диапазоне 0-4;,Пусть входной ток равен Зз=23 +аЗ,.В этом случае транзистор 2 самого.младшего разряда триггера ячейкипамяти открывается (так как в баэы транзисторов. 3 и 5 триггера этого же разряда инжектируется ток че"рез транзисторы 2, 4 и б, равный Эо).:Открывается также транзистор 4 триггер второго разряда,.так как 1 э). 152 З,а транзистор б третьего разрядазакрыт, так как 28.3 Х . При прреходе в режим хранения .триггеры не изменяют своего состояния, поэтомуна входе устройство имеет ток, равный 2 3. о. Повышение надежности эа счет отказа от управления опорными транзис".: торами, позволяет, во-первых, использовать в качестве питаюшего напряжения источник постоянного тока, во" вторых, отказ от тактирования потенциалом позволяет понизить уровень помех внутри БИС, в-третьих, появляется возможность тактирования многоуровневой ячейки памяти обычными многоколлекторными инжекционными транзисторами, что позволяет испольэовать укаэанную ячейку в инжекционных структурах беэ использования схем согласования.