Запоминающее устройство с самоконтролем

10 20 25 30 Изобретение относится к запоми-нающим устройствам (ЗУ) и может бытьприменено в цифровых вычислительных.устройствах; в частности в системахчислового программного управления.Известно запоминающее устройство с самоконтролем, содержащее запоминающую матрицу, адресный блок и блок формирования данных, подключенные к блоку управления, счетчик, регистры и схему сравнения 1.Недостатком данного устройства является невозможность проверки исправности электронного "обрамления" запоминающих матриц. Наиболее близким техническим реше нием к предлагаемому является запоминающее устройство с самоконтролем,содержащее запоминающую матрицу, соответствующие входы которой соединены с выходами дешифратора адреса и регистра ввода, а выходы - с входами регистра вывода, выходы которого соедины со входами блока контроля, выход блока контроля подключен к входу генератора тактовых импульсов, выход которого подключен к входу счетчика адреса, выходы которого соединены с соответствующими входами дешифратора адреса 23 Недостатком этого устройства является невозможность определить неисправность.дешифраторов адресов строк и столбцов, что снижает надежность устройства,Цель изобретения - повышение надежности устройства, а также повышение достоверности диагностического контроля запоминающих матриц. Поставленная цель достигается тем,что в запоминающее устройство с са моконтролем, содержащее блок памяти, информационные входы которого подключены к выходам регистра ввода, а выходы - к входам регистра вывода, выхОды кОтОрОго сОединены с вхОдами 45блока контроля, выход которого подключен к входу генератора тактовыхсигналов, и счетчики, причем входпервого счетчика, соединен с выходом,генератора тактовых сигналов а одиниэ выходов - с входом второго счетчика, выходы которого и другие выходыпервого счетчика подключены к адрес.ным входам блока памяти, введенытриггеры, элементы И и элементы ИЛИ,входы которого подключены к выходампервого и второго элементов И соответственно, а выход соединен со счетным входом первого генератора, прямой выход которого подключен к входу ре,гистра ввода, а установочные входы ; 60 соединены соответственно с входами второго триггера, прямой и инверсный выходы которого подключены к первым входам первого и второго элементов И соответственно, причем. второй, вход . 65 первого элемента И соединен с выходом генератора тактовых сигналов,вто.рой вход второго элемента И подключен к выходу первого счетчика, входывторого триггера являются соответственно первым и вторым управляющимивходами устройства.На чертеже приведена структурнаясхема устройства.Предлагаемое устройство содержитрегистр 1 ввода, блок 2 памяти соастроенными дешифраторами 3 адресовстрок и столбцов, регистр 4 вывода,генератор 5 тактовых сигналов, первый би второй 7 счетчики, предназначенныедля формирования адресов строк и адресов столбцов соответственно, блок 8контроля, первый 9 и второй 10 триггеры, элемент ИЛИ 11. На чертеже обозначены .первый 12 и второй 13 управляющие входы устройства. Устройствосодержит также первый 14 и второй 15элементы И,Устройство работает следующим образом.Устройство обеспечивает формирование четырех тестовых кодов. для про-.верки запоминающих ячеек в режиме,контроля на входы 12 и 13 поступаютв противофазе логические сигналы"1" и "О". В зависимости от комбинации Фаз на входах 12 и 13, на выходетриггера 9 устанавливается сигналлогической "1" или логического "О",который при работе генератора 5 записывается в запоминающую матрицу блока 2 памяти. Для проверки встроенныхдешифраторов 3 на входы 12 и 13 снебольшой задержкой относительнодруг друга подаются сигналы логической "1". При этом разрешается работатриггера 9 по счетному входу, Триггер 10 запоминает последовательностьпоступления сигналов по входам 12 и 13и в соответствии с этим через элементИЛИ 11 на счетный вход триггера 9 поступают сигналы либо с выхода генератора 5, либо с выхода счетчика бТриггер 9 будет менять свое состояниелибо по каждому сигналу от генератора5, либо по каждому сигналу переполнения счетчика б. В блок 2 памяти запишется тестовый код, причем ф 1"и "Оф в запоминающих ячейках будетчередоваться либо по строкам, либопо столбцам, т,е. в первом случаечетные строчки ф 1", нечетные фОф, вовтором - четные столбцы ф 1", нечетные фО".Проверка исправности блока 2 памяти и дешифраторов З.осуществляетсяпутем считывания контрольных тестовпри помощи блока 8. При обнаруженииошибки сигнал с выхода блока 8 блокирует работу генератора 5.Технико-экономическое преимуществопредлагаемого устройства заключается,в том, что оно позволяет выявить не1010651 Составитель Т. ЗайцевРедактор Н. Гришанова ТехредЛ.Пекарь Корректор М. Коста Заказ 2495/39 Тираж 592 ПодписноеВНИИПИ Государственногокомитета СССРпо делам изобретений и открытий113035, Москва, Ж, Рауюская наб., д, 4/5 Филиал ППП Патент, г. Ужгород, .Ул. Проектная, 4 исправности не только запоминающих ячеек, но их электронного "обрампения" - дешифраторов строк и столбцов,за счет чего обеспечивается его болеевысокая надежность по сравнению спрототипом,