Арифметическое устройство в модулярной системе счисления

(14) л 35Х, если 1( ш,1=л л1-ш если 1 ш,Первый и второй входы сумматора132 подключены соответственно к чет Отертому информационному входу узла29 и выходу группы мультиплексоров140, управляющий вход которой подключен к управляющему входу узла 29, .выход сумматора 132 подключен к входу регистра 136,Элементы 133 и 135 осуществляютзадержку соответственно на два и(Т) тактов. Элемент 134 осуществляет задержку величины Е( Е в 0,11) на(Т+2) такта,Выход элемента 133 задержки соединен с входом схемы 137 сравнения сконстантой, выход которой подключенк входу элемента 134 задержки,55Схема 137 сравнения анализируетсовпадение модулярного кода числа Хс модулярным кодом числа -шИ ,. На вспомогательный регистр 136, схему 137 сравнения с константой, мультиплексор 138, третий вспомогательный регистр 139 и группу мультиплексоров 140. Группа содержит сумматоры 129 по модулю ш, , шс Формированием Признака переполнения, -й из кото/Рых (д - 1, 2, , К) может быть реализован в виде табличной схемы. ВхоОы первого и второго слагаемых сумма оров 129 являются соответственно 4вторым и третьим информационными вхоами узла 19. Выходы суммы Е и пере-/., олнения И сумматоров 129 соединены 15 1 соответственно с входами элемента 133 задержки и регистра. 130, выход котоого подключен к входу Формироватея 131.Формирователь 13 1 выполняется ана"20огично Формирователю 106, выход Форирователя 131 соединен с входом эле" ента 135 задержки.Сумматор 132 реализуется на основе постоянного запоминающего устройства,25 Собладающего емкостью 2 ф " Ь словь Ф + ь разрядностью (Ь + 2) бит, в его паать по адресу 1 + 2 " Х записывается пара констант ее вйходе при совпадении формируетсяединичное значение величины Е.Первый и второй информационный иуправляющий входы мультиплексора 138соединены соответственно с первым инФормационным входом узла 29, с выходом элемента 134 задержки и с выходом регистра 139. Второй информационный вход группы мультиплексоров 140и вход регистра 139 объединены иподключены к выходу регистра 136. Выходы элемента, 133 задержки, мультиплексора 138 и регистра 136 являютсясоответственно выходами с первого потретий узла 29. Первый информационный вход группы мультиплексоров 140соединен с выходом элемента 135 задержки.Блок 30 вычисления интервальногоиндекса числа структурно аналогиченблоку 16, за исключением того, чтовыходной регистр блока 30 имеет управляющий вход запрещения приема кода, который является управляющим входом блока 30.Элемент 33 задержки представляетсобой цепочку из двух последовательно соединенных регистров, вход и выход первого из которых являются соотгветственно входом и первым выходомэлемента 33 задержки; а выход второгорегистра является вторым выходом элемента 33 задержки,Арифметическое устройство выполняет операции сложения и умножениячисел а = 1 /,(а), (а) , Ь = 4(Ь),1(Ь), представленных в форме с плавающей запятой, где фа) = А/М иР(Ь) = В/М - мантиссы, а 4(а) и4(Ь) - порядки операндов 4 и Ь соответственно, а также операции масшта"бирования и определения знака числа Х, А, В, Х Е П; М = щМ 1,.,1(а); 4(Ь) 6 -с 1,1 ; 1/2 ( ф(а)/;/1 Ц(Ь)/ (1. По сигналу с входа 3 устройства в блок 10 регистры 50-53 обнуляются, а триггер 67 посредствомэлемента ИЛИ 61 устанавливается вединичное состояние (фиг.2), тем самым устройство приводится в исходноерабочее состояние. Код 1 операции,подлежащий выполнению (см. таблицу),с входа 2 кода операции устройстваподается на входы дешифратора 48 иинформационный вход триггера 54 блока 10. При этом, в случае Г0 илив младший разряд сдвигового регистра 50 посредством элемента ИЛИ 49, 1432517 20а в случае Г= 2, 3, 4 - в младшие разряды соответственно регистров 51- 53 непосредственно записываются единицы, по сигналу Г, = 1, подаваемому с входа 1 устройства на управляющий вход регистра 15, первый управляющий вход регистра 14, через второй вход узла 13 на второй вход группы элементов 87 запрета и на первый вход элемента ИЛИ 66 блока 10 и нулевые входы триггеров 54 и 67, триггеры 54 и 67 обнуляются, на первом выходе блока 10 вырабатывается сигнал Г = 1, подаваемый на второй управляющий вход 15 регистра 14, в регистр 14 с входов 6 и 7 устройства принимаются модулярный код (, , ) числителя. В мантиссы(Ъ) и двоичный код порядка.(Ь) второго операнда, а в регистр 20 15, с входов 8 и 9 устройства принимаются модулярный код ( в., с(к) числителя А мантиссы(а) и двоичный код порядка (а) первого операнда, и после этого начинается первый такт операции, При выполнении операций масштабирования и определения знака числа регистр 14 не использу-т ется.1. Рассмотрим пр цесс выполнения операций сложения (или вычитания) в режиме с плавающей запятой. Для определенности предположим, что (а)Ъ 1(Ь) .На первом такте работы устройства модулярный код ( р , р) числа В35 с первого выхода регистра 14 через четвертый вход узла 13 поступает на вход Формирователя 83 дополнительного кода (фиг4)р который получает моду 40 лярный код ( /Д/ ю 1 ую Ф к/3 м) числа -В, подаваемый через групйу элементов 87 запрета с первого выхода узла 13 на второй информационный вход регистра 14, Запись числа -В в ре гистр 14 произойдет лишь тогда, когда выполняемой операцией является вычитание, так как в этом случае на первом выходе блока 10 вырабатывается сигнал Г 1 = 1, подаваемый на второй управляющий вход регистра 14, Одно- . временно с этим порядки (а) первого и (Ь) второго операндов с вторых выходов регистров 15 и 14 соответственно через первый и второй входы узла 12 подаются на первый и второй входы вычитателя 74, на первом и втором выходах которого формируются со-ответственно абсолютное значение и знак величины 1 = Ч (а) - (Ь), приэтом знак з 1 ап(1) записывается втриггер 75, а величина /1/ черезгруппу мультиплексоров 79, на управляющий вход которой подается сигналГ 1 = 1, с второго выхода узла 12(Фиг3) поступает на третий вход узла 27, где записывается в элемент задержки,Для /(а) 7 (Ь) имеем зЦп(1) = О,поэтому на втором такте величина Апоступает с первого выхода регистра15 на третий вход узла 13 (фиг.4) ичерез группу мультиплексоров 82 записывается в элемент 86 задержки, авеличина (а), поступающая с второго выхода регистра 15 на второй входузла 12 (фиг.3) через группы мультиплексоров 73 и 77 ( Г = О), записы-.вается в элемент 78 задержки. Одновременно с этим величина В (символозначает + или -), поступающаяс певрого выхода регистра 14 на второй информационный вход узла 13(фиг.4) через группы мультиплексоров 81 и 85 (Г 11= 1), с второго выхода узла 13 через группу мультиплексора 17 ( Г = О), поступает в блок16, где в течение очередных Т тактов,считая текущий, в соответствии с формулой (1) вычисляется машинный интерлвальный индекс 1( В) числа, а такжеподается на первый адресный вход блока 19 хранения констант, на второйадресный вход которого с второго выхода узла 27 подается номер 1 масштаба, а на управляющий вход с тринадцатого выхода блока 10 подается сигнал Г = 1 в результате на 1-м выхо 14 фде блока 19 формируется набор вычетов ( (1 1(+В,1) =К; (В 1. ),определяемых по формулам (4) и (5),+В= /В/. Наборы вычетов Ы;, (В,1),ЛУ ,(В,1) через блок 20 групп3 (,) 3элементов ИЛИ, а набор вычетовУ к (В,1) непосредственно поступаютв соответствующие блоки 2 1 суммирования вычетов группы. На (Т+2) -м такте величина 1(+В), сформированнаяблоком 16, подается на четвертый входузла 27, а на (Т+3)"м такте на первыйи второй 1 входы узла 27 с выходовгруппы блоков 21 подаются соответственно наборы величинК(В,1),КВ,1), где К (кВ,1) - сумма по модулю ш набора констант ИВ,1) ичисло 8 (гВ 1) переполнений, произошедших в блоке суммирования вычетовпо модулю щ = щ. Выполняя необходи"мые действия над указанными входнымивеличинами узел 27 по истечении(Т+4)-го така формирует модулярныйкод оценки ю В дроби+В/2, который спервого выхода узла 27 на (Т+5)-мтакте пересылается в элемент 33 задержки.На (Т+6)-м такте работы устройствавеличина А с третьего выхода узла 13через группу мультиплексоров 31 ( Г,1) и величина + В с первого выхода 15элемента 33 задержки через группумультиплексоров 32 ( Г, = 1) подаетсясоответственно на первйй и второйвходы группы модульных сумматоров 129через второй и третий входы узла 29,своем выходе Формируют модулярный код, у, ) числа С = А + акоторый передается в элемент 133 задержки, а на втором выходе набор признакод переполнений И ,, проиизошедших при сложении чисел А и гВсоответственно по модулям щ,щ которой пересылается в регистр130. Одновременно с этим модулярный-35интервальный индекс 1(А) числа.На (Т+7)-м такте Формирователь 131числа переполнений, используя в качестве входных переменных значенияПризнакОВ гагаИхраиящихСяв регистре 130, находит величину Х =ы-- Ы .;, передаваемую в элемент 135сзадержки. Параллельно с этим модуляр лный код числа + В с второго выходаэлемента 33 задержки через группумультиплексоров 24 ( Г = 2) поступаетв блок 30 для вычислейуя машинногоинтервального индекса 1(ь 1) числа, 50На (Т+8)-м такте модулярный код(,, у) числа С с выхода эле) амента 133 задержки (Фиг.10) передается через первый вход узла 28 в элемент 117 задержки (Фиг.9), а также через группу мультиплексоров 22 ( Гщ = = О) поступает на первый вход форми" рователя 23. Кроме того, модулярный код числа С поступает на вход схемы137 сравнения с константой, на выходекоторой формируется величина Е, которая передается в элемент 134 задержки.На (2 Т+6) -м такте работы устройства величина Япоявляющаяся на выходе элемента 135 задержки, черезгруппу мультиплексоров 140 ( Г, = О)поступает на второй вход сумматора132, на первый вход которого черезчетвертый вход узла 29 с выхода блока 30 поступает величина 1(А) сумма"тор 132 определяет пару величин(Фиг. 10),На (2 Т+7) -м такте работы величина1 = /1 / щ,+ 2 И /4 с выхода реа Огистра 136 через группу мультиплексоров 140 ( Г = 1) поступает на второй вход сумматора 132, на первыйвход которого с выхода блока 30 посл лтупает вычет 1(+В), сумматор 132 получает пару величин /1(С)/щ иИ(С)/4 (см. формулу 14), которые записываются в регистр 136 Одновремен"но с этим модулярный код числа С спервого выхода элемента 117 задержкиузла 28 поступает на вход Формирователя 121 четности, на выходе которогоформируется набор двухзначных величингфаа аа (сма Формулу 12)гдег = (К)/2которые записываютсяв регистр 125,На (2 Т+8);м такте величина /1(С)/%с третьего выхода узла 29 поступаетна второй вход формирователя 23, гдечерез группу мультиплексоров 93( Г, = 1) передается на второй входузла 91, а величина /Л(С)/4 из регистра 136 пересылается в регистр139. Одновременно с этим младшие раз"ряды Ыо и Ы соответственно величин/Е(С) / р и / Е(С) /4 с третьего выхода узла 29 через второй вход узла 28подаются на второй вход сумматора118, на первый вход которого с выхода1регистра 125 поступают Ч , гсумматор 118 формирует четность чйслаС(С) - / 1+ , + г, /г, котосрая поступает в элемент 122 задержки.На (2 Т+9)-м такте поправка Амер- баева 8(С) = 8 числа С в системе модулей щ , , щсФормированная узлом 91, с второго выхода формирова 24231432517теля 23 через первый вход узла 29 поступает на первый вход мультиплексора 138, на второй и управляющий входы которого подаются соответствен 5 но величина Е с выхода элемента задержки и двоичный код (4 в, в 0 величины И(С)/4 с выхода регистра 139. На выходе мультиплексора 138 формируется признак аддитивного переполнения мантиссы с(С) Я = Ес 1 с 1 сд х х с 1 ос 1 Чй, с 1,Ч 8 с 1 с 1 который с второго выхода узла 29 передается через четвертый вход узла 28 в элемент 120 задержки, 15На (2 Т+10)-м такте узел 91 на втором выходе формирует знак числа С, который может быть считан посредством выхода 43 устройства, а на третьем выходе формирует коэффициенты сим метрического полиадического кода числа С., при этом цифры Х, и Х поступают на первый и второй входы элемента ИЛИ 90,1, а цифры симметрического полиадического кода числа С поступают на вход элемента ИЛИ 90,1-1 ( = 3, 4.К). На прямом и инверсном выходах 1-го элемента ИЛИ 90.д ( = 1, 2, , К) формируются соответственно величины Т и К., а 30й на выходе С-го элемента И 92,1 (С1, 2, , К) появляется двухзначнаЯ величина 1 ь(см. ФоРмУлУ 6), которая подается на управляющий вход вьдачи кода с-го узла 94 а величина к формируемая на прямом выходе элемента ИЛИ 90,К, подается . на управляющий вход вьдачи кода узла 94.К, на первый и второй входы узла 94,1 (1 = 1, 2, , К) подают ся соответственно цифры симметрического полиадического кода числа Сх и Х ;, , Так как среди булевых величин ,. , .и Г, единичное значение может принимать лишь одна 45 из них (обозначим ее номер черезе1, 2, , К), то ненулевая информация (номер 1 нормирующего множителя (см. Формулы 7 и 8) появляется лишь на выходе узла 94. , при этом величина 1 записывается в регистр 95. На заключительном (2 Т+11)-мтакте операции модулярный код (., у) числа С с второго выхода элемента 117 задержки (фиг,9) поступает на первые входы преобразователя 119 и делителя 126, на второй вход преобразователя 119 с третьего выхода формирователя 23 поступает величина 1 а на второй вход делителя 126 с выходаэлемента 122 задержки подается велиЧина М(С). На выходе преобразователя119 формируется,модулярный код величины С ( = С 2, а на выходе делителя 126 модулярный код величиныС = с С/2, которые поступают соот(г/ветственно на первый и второй информационные входы группы мультиплексоров 123, на управляющий вход которойс выхода элемента 120 задержки подается двухзначная величина Я . Одновременно с этим величина ъ(а) с первого выхода узла 12 через пятый входузла 28 поступает на первый вход формирователя 124 порядка суммы, на второй и третий входы которого подаются/соответственно величины 1 г и ЯсвВ зависимости от значения величиныЙ в в регистрах 127 и 128 формируются соответствующие значения числителянормализованной мантиссы результата,а также порядка результата и признакапереполнения. В случае, если Йна выходе 34 мантиссы суммы и выходе35 порядка суммы устройства получаютс 1соответственно величины С и 4(С)1(а) + 1, а в случае й в= 0 соответственно величины С и 4(С)М(а) - 1,Значение признака переполнения Пможет быть считано посредством выхода36 аддитивного переполнения устройства, а на выходе 39 устройства появляется сигнал окончания операции сложения (вычитания) чисел с плавающейзапятой.11. Рассмотрим как в арифметическом устройстве"выполняется операцияумножения с плавающей запятой.На первом такте данной операциимодулярный код (а , с) числа А с первого выхода регистра 5 поступает на первый вход блока 11, навторой вход которого с первого выходарегистра 14 подается модулярный код(3 , 9 с) числа В, в выходномрегистре блока 11 формируется модулярный код ( , ,) произведенияС = А В, модулярный код числа В такжепоступает на второй информационныйвход узла 13, где через группу мультиплексоров 80 ( Г = О) подается навход элемента 84 задержки, порядки(а) первого и (Ь) второго операндов с вторых входов регистров 15 и 14соответственно через первый и второйвходы узла 12 поступают на первый ивторой входы сумматора 72 (Фиг.3), который получает величину 1(С)l (а) + / (Ь), пер едающуюся в ре г истр 76, Параллельно с этим модулярный код числа А, поступающий на первый5 инФормационньп вход узла 13 (Фиг.4), через группу мультиплексоров 85 ( Г, =О) проходит на второй выход узла 13 откуда через группу мультиплексо О ров 17 ( Г = О) поступает в блок 16, где в течение очередных тактов, счиГгая текущий, в соответствии с Формупой (1) вычисляется машинный интервальньп индекс 1/А) числа А. Кроме "того, модулярный код числа Л подается па первый адресный вход блока 18 храпения констант, на первый и второй управляющие входы которого с шестого и седьмого выходов блока 10 поступают соответственно сигналы Г,= - 0 и Г = 1, в результате па первом(1+1)-м выходах блока 18 ФормируютЬ соответственно няборгц пычетовИ, (А) =(Е (Ы, К (ь, )25компоненты которых определяются по Формулам (2) и (3) при Х = М,и У,К; = О. При этом наборы вычетов ,",(Л), И (А),И (А) через группы элементов ИЛИ блока 20 передаются соответственно в блоки 2 1 суммирования вычетов по модулям тп тп к, группы, и по истечении (Т+1)-гоо фф такта на первом их выходе Формируется набор величин 8.,(А), , Й к (А), где к (Л) - сумма по модулю и набора311) .3 ,констант И (Л) ( =- О, 1, К)4 О3На втором такте модулярный код (с 1 , с, ) числа А с первого выхода регистра 15 поступает па первый инФормационный вход узла 13, где через группу мультиплексоров 80 ( Г, = 1) 5 подается на вход элемента 84 задержки. Величина 4(С) с выхода регистра 76 через группу мультиплексоров 77 ( Г, = 1) передается в элемент 78 задержки, модулярный код числа С с выхода блока 11 через второй вход уз 5 О ла 26 поступает на входы Формирователей 107, на выходе которых Формируется набор признаков переполнения И , Ы (см. Формулу 9), которые записываются в регистр 111. Параллельно с этим модулярный код числа В с первого выхода регистра 14 через группу мультиплексоров 17 (Г --1) поступает на вход блока 16, который вычисляет машинный интервальный индекс 1(В) числа В, и на первый адресный вход блока 18, при этом аналогично действиям, описанным на первом такте операции, по истечении (Т+2)-го такта блоки 2 1 суммирования вычетов группы получают набор величин Но(В)К к.,(В), определяемый так же, как и для числа А.На третьем такте работы устройства формирователь 106 числа переполнений (Фиг.8), используя в качестве входных переменных значения признаков И, , И к хранящихся в .регистре111 находит величину Я = И1=1передаваемую в элемент 105 задержки,Одновременно с этим модулярный код( у, .р) числа С с выхода блока 11 через группу мультиплексоров 17( Г 6 = 2) поступает в блок 16 для вычисления машинного интервального индекса 1(С) и на первый адресный входблока 18 хранения констант, на второйи третий адресные входы которого подаются соответственно коды чисел Аи В, а на первый и второй управляющиевходы сигналы Г, = 1 и Г = 1. В результате на первом и Ц+1)-м выходахблока 18 Формируются соответственнонаборы константикомпоненты которых определяются поФормулам (2) и (3) при Х; = у У= о(,Е = , . Суммируя наборы указанных вычетов по соответствующим мо"дулям, блоки 21 суммирования вычетовгруппы по истечении (Т+3)-го тактаполучают набор величин Но(С),Н ,(С).На (Т+1)-м такте машинный интервапьньп индекс 1(А) числа А с выходаблока 16 через третий вход блока 25(Фиг,7) поступает в элемент 104 задержки.лНа (Т+2)-м такте вычет 1(А) с первого выхода элемента 104 задержкипоступает на первый вход модульногосумматора 97., на второй вход которого с выхода группы блоков 2 1 суммирования вычетов через второй входблока 25 подается величина К;(А),сумматор 97. находит вычет /В,(А) ++ 1(А) / , который записывается вовспомогательный регистр 96 Кромеэтого, на данном такте машинный интервальный индекс 1(В) с выхода бло 5ка 16 через третий вход блока 25 поступает в элемент 104 задержки.На (Т+3)-м такте содержимое регистра 96.0 пересылается в регистр98.0, содержимое регистра 96,х (1, 2.К) подается на первыйвход модульного умножителя 99., напервый вход которого с первого выходаузла 13 через первый вход блока )подается вычет р;, Величина / р,/Н,(А) 15/для всех= О, 1, , К, а машин ный интервальный индекс 1(С) числа Споступает в элемент 104 задержки,На (Т+4)-м такте содержимые регистров 98.0 и 96.0 подаются соответственно на первый и второй входы 25умножителя 99.0, который определяетвеличину1 о = /М к.Но(А) + 1(А) (Но(В) ++1(ВЦ/,передаваемую в регистр 101.0, Так как 30в текущем такте с второго выхода блока 10 через управляющий вход блока 25на управляющие входы групп узловмультиплексоров 100,0-100.Кподается сигнал Г= О, то параллельно сизложенным величина К,(С) с второговхода блока 25 поступает в регистр102.0, а величина К;(С) (д = 1, 2.К) поступает на первый вход модульного вычитателя 103,1, на второй вход 40которого поступает содержимое регистра 98 в результате на выходе вычитателя 103., а следовательно, и врегистре 102.д формируется величинаЬ; = /К;(С) - ;(К;(А) + 1(А)/щ 45одновременно с этим умножитель 99,получает величину/,К;(В) + 1(В)3/запоминаемую в регистре 98,В ходе (Т+5)-го такта на управля 50 ющие входы группы и узлов мультиплексоров 100. 0-100. Кподается сигнал Г = 1; в Результате на их выходы проходят коды, поданные на вторые информационные входы, и модульный вы 55 читатель 103; получает величину, = й, - Н,(С)/который через группу узлов мультиплексоров 100.0 (= 1) передаетсяв регистр 102,0, в это же время навтором выходе элемента 10 задержкипоявляется величина= 1/С/, которая вместе с величинами4поступает на выход блока 25.На (Т+6)-м такте код (,интервального индекса 1(С) числа Сс выхода блока 25 через первый входузла 26 (фиг.8) поступает на первыйвход функционального преобразователя109 интервального индекса, на второйвход которого с выхода элемента 105задержки подается величина Я, на выходе функционального преобразователя109 формируется код (Дк ) интервального индекса 1(С) числа С2 С, который передается в регистр113, параллельно с этим код интервального индекса 1(С) через группумультиплексоров 10 ( Г = 1) поступает на вход делителя 114 на вспомогательный модуль, который находит модуллярный код ( , велич,ины1(С) = 1(С) /,3, являющейся старшейчастью произведения С, модулярный кодвеличины Л(С) с выхода его передаетсяв элемент 115 задержки.На (Т+7)-м такте операции код( , ,) интервального индекса1(С ) с выхода регистра 113 черезгруппу мультиплексоров 110 ( Г = 0)поступает на вход делителя 111, навыходе которого формируется модулярлный код (, у) величины Л(С ) =- 1(С )/ являющейся старшей частью произведения С . Иодулярныи код1величины 1(С ) с выхода передаетсяв элемент 115 задержки, одновременнос этим величина Л(С) с первого выходаэлемента 115 задержки через группумультиплексоров 24 ( Г = 0) поступаетв блок 30 для вычисленная машинного,(интервального индекса 1(Л(С) ) числа3(С), а также через группы мультиплексоров 31 и 32 ( Г, = О) подаетсясоответственно на первый и второйвходы группы модульных сумматоров 129через второй и третий входы узла 29(фиг,10), на первом выходе которыхформируется модулярныи код ИГ) числа Е = 2 Л(С), который пере-дается в элемент 133 задержки, а навтором выходе - набор признаков пере 29301432517полнений М М(произошедшихпри сложении числа Л(С) с самим собойСоответственно по модулям щ ,ш .), который пересылается в ре.истр 130.На (Т+8)"м такте формирователь 131числа переполнений (Фиг.10), используя в качестве входных переменныхзначения признаков, У , хранящихсяв регистре 130, находит величинуЯ,передаваемую в элемент 135 задержки.На (Т+9)-м такте модулярный кодГ) числй Р с выхода эле.Кента 133 задержки передается через 15первый вход узла 28 в элемент 117Задержки (фиг.9), а также через группу мультиплексоров 22 ( Г = О) посту 1 Опает на первый вход 23 Формирователя.Кроме этого, модулярный код числа Р. поступает на вход схемы 137 сравнения с константой (фиг. 10), на выходекоторой формируется значение , которое передается в элемент 134 заДержки. 25На (2 Т+7) -м такте работы устройс;тва величина Я, появляющаяся в этобремя на выходе элемента 135 задержки, через группу мультиплексоров 140( Г = О) поступает на второй входсумматора 132, на первый вход которого через четвертый вход узла 29 срхоца блока 30 поступает величина1(1(С, сумматор 132 определяет пару величин /1 /, и /Л / Ф (см, Формулу 14), которые запоминаются в регистре 136.На (2 Т+8)-м такте на управляющийвход блока 30 с двенадцатого выходаблока 10 подается сигнал Г = 1, по"этому величина 1(Ю(С поступает напервый вход сумматора 132, на второйвход которого через группу мультиплексоров 140 ( Г = 1) с выходарегистра 136 поступает. величина 1/1/ , + 2 /,1 /, сумматор 132 получает пару величин/1(Р) / , и / 1(Р) И,которые записываются в регистр 136.На (2 Т+9)-м такте операции величина /1(Р)/, с третьего выхода узла50поступает на второй вход формирователя 23 где через группу мультиплексоров 93 ( Г, = 1) передается на второй вход узла 91 (фиг.б), а величина/Л(Р)/ из регистра 136 переписываетСя в регистр 139 (Фиг,10).На (2 Т+10)-м такте поправка Амербаева 6 (Р) числа Р в системе модулей ш, шсформированная узлом91, с второго выхода формирователя 23через первый вход узла 29 поступаетна первый вход мультиплексора 138(Фиг.10), на второй и управляющийвходы которого подаются соответственно величинас выхода элемента 134задержки и двоичный код И ,Й,) величины /.1(Р)/4 с выхода регистра 139,На выходе формируется признаксд е с 111 б 1 ос 1 10 С 111 оюкоторый с второго выхода узла 29 передается через третий вход узла 26в регистр 108,На заключительном (2 Т+11) -м тактеоПерации величина Й с выхода регисвстра 108 подается на управляющий входэлемента 115 задержки и на второйвход формирователя 112, на первыйвход которого через четвертый входузла 26 с первого выхода узла 12 поступает величина 4(С). В зависимостиот значения величина Я в последнемрегистре элемента 115 задержки и регистре 116 Формируются соответствующие значения числителя нормализованной мантиссы и порядка произведения.В случае, если Й= 1, на выходах44 и 45 мантиссы произведения и порядка произведения устройства получают соответственно величины 1(С) и1(С), а в случае, если Я,= О, величины Л(С ) и (С) - 1. Значение признака переполнения П, считываетсяс выхода 46 мультипликативного переполнения устройства, а на выходе 40устройства появляется сигнал окончания операции умножения чисел с плавающей запятой.л111, Операция масштабирования числа в устройстве занимает (Т+3) так-.тов, Процесс ее выполнения подробноописан в пункте 1 для числа А. В отличие от рассмотренного в пункте 1случая модулярный код числа, подлежащего масштабированко, вводится в регистр 15, а номер 1 масштаба Я входа 5 устройства через группу мультиплексоров 79 ( Г = О) узла подаетсяЛна третий вход узла 27 Формированиярезультатов масштабирования. На первом же такте операции модулярный код(Мс ) числа через группу мультиплексоров 85 ( Г = 0) узла 13 по"Цдается на первый адресный вход блока 19 и через группу мультиплексоров17 ( Г = 0) поступает в блок 16 вычисления интервального индекса числа.Формула из обретения Арифметическое устройство в модулярной системе счисления, содержащее блок синхронизации, блок модульного умножения, узел предварительной обработки мантисс, регистры первого и второго операндов, первый блок вы 55 числения интервального индекса, три группы мультиплексоров, два блока хранения констант, блок групп элементов ИЛИ, группу блоков суммирования вычетов, формирователь интегральныххарактеристик модулярного кода, блоквычисления интервального индекса произведения, узел формирования результатов операции умножения, узел формирования результатов масштабирования,узел формирования результатов операции сложения и элемент задержки, причем установочный вход устройства,вход кода операции устройства, входсброса устройства и тактовый входустройства соединены соответственнос установочным входом, входом задания режима, входом обнуления и тактовым входом блока синхронизации,установочный вход устройства соединенс входом разрешения приема регистрапервого операнда и с первым входомразрешения приема регистра второгооперанда, второй вход разрешения приема которого соединен с первым выходом блока синхронизации, входы мантиссы первого и второго операндовустройства соединены соответственнос первыми информационными входами регистров первого и второго операндов,первые выходы которых соединены соответственно с первым и вторым информационными входами узла предварительнойобработки мантисс, первый выход регистра первого операнда соединен свходом первого сомножителя блока модульного умножения, вход второго сомножителя которого соединен с первымвыходом регистра второго операнда,второй информационный вход которогосоединен с первым выходом узла предварительной обработки мантисс, второйвыход которого соединен с первым информационным входом мультинлексоровпервой группы, выходы которых соединены с входом первого блока вычисления интервального индекса и с первымадресным входом первого блока хранения констант, второй адресный входкоторых соединен с первым адреснымвходом блока хранения констант и свторым выходом узла предварительнойобработки мантисс, первый выход регистра второго операнда соединен свторыми информационными входами мультиплексоров первый группы и с третьимадресным входом первого блока хранения констант, выходы которого соединены соответственно с входами первойгруппы блока групп элементов ИЛИ,входы второй группы которого соединещл соответственно с выходами, кроместаршего, второго блока хранения констант, выходы блока групп элементов ИЛИ и старший выход второго блока хранения констант соединены соответственно с входами блоков суммирова 5 ния вычетов группы, выходы суммы и числа переполнений которых соединены соответственно с первым и вторым вхоДами узла формирования результатов 1 асштабирования, первый выход котороГо является выходом результата масштабирования устройства, второй выод узла формирования результатов асштабирования соединен с вторым адесным входом второго блока хранения онстант, выход блока модульного уможения соединен с третьим информацинным входом мультиплексоров первой "руппы, выход блока вычисления интервального индекса. произведения и выход лока модульного умножения соединены Оответственно с первым и Вторым инормационными Входами узла формировапея результатов операции умножения,ервый и Второй ВыхОды которого яВля Ются соответственно выходом мантиссы Дроизведения устройства и выходом ультикативного переполнения устройртва, выход мантиссы суммы которого Соединен с первым выходом узла форми- Рования результатов операции сложения, Дервый выход формирователя интегральеьех характеристик модулярного кода .фвляется знаковым выходом устройстваыходы блока синхронизации с второго По девятый соединены соответственно с управляющим входом блока вычисления интервального индекса произведения, с управляющим входом узла формирова 40 Ния результатов умножения, с выходом сигнала готовности устройства, с управляющими входами мультиплексоров первой группы, с первым и вторым вхоцами разрешения выдачи первого блока хранения констант, с управляющими входами мультиплексоров третьей группы, с управляющими входами мультиплексоров второй группы, о т л и ч аю щ е е с я тем, что, с целью расширения области применения,за счет об 50 работки операндов, представленных в форме с плавающей запятой, оно содержит узел обработки операндов, узел контроля аддитивного переполнения, Второй блок вычисления интервального индекса, четвертую и пятую группы мультиплексоров, причем входы порядков первого и второго операндов соединены соответственно с вторым информационным входом регистра первогооперанда и третьим информационнымвходом регистра второго операнда,вторые выходы регистров первого ивторого операндов соединены соответственно с первым и вторым информационными входами узла обработки порядков, третий информационный вход которого является входом номера масштабаустройства, первый выход узла контроля аддитивного переполнения соединенс первым входом узла формирования результатов операции сложения и с первыми информационньееи входами мультиплексоров второй группы, вторые информационные входы которых соединеныс первым выходом регистра первогоОперанда, выходы мультиплексоров второй группы соединены с первым информационным входом формирователя интегральных характеристик модулярногокода, второй выход которого соединенс первым информационным входом узлаконтроля аддитивного переполнения,второй, третий и четвертый информационные входы которого соединены соответственно с выходами мультиплексоровчетвертой и пятой групп, с выходомвторого блока вычисления интервального индекса, информационный вход которого соединен с выходами мультиплексоров третьей .группы, третий ичетвертый выходи узла формированиярезультатов операции умножения соединены соответственно с выходом порядка произведения устройства и спервыми информационными входами мультиплексоров третьей группы, вторыеинформационные входы которых соединены с третьим выходом узла предварительной обработки мантисс, четвертый выход которого соединен с первыминформационным входом блока вычисления интервального индекса произведения, Второй, третий информационныевходы которого соединены соответственно с выходами суммы блоков суммирования вычетов группы и с выходомпервого блока вычисления интервального индекса, первый выход узла формирования результатов масштабированиясоединен с входом элемента задержки,четвертый выход узла формированиярезультатов операции умножения соединен с первыми информационными входамимультиплексоров четвертой и пятойгрупп, первый и второй выходы элемен1432517 35 36 та задержки соединены соответственнос вторыми информационными входамимультиплексоров пятой группы и с третьими информационными входами мультиплексоров третьей группы, вторые информационные входы которых соединенысоответственно с вторыми информационными входами мультиплексоров четвертой группы, второй выход угла кон троля аддитивного переполнения ипервый выход узла обработки порядковсоединены соответственно с третьим ичетвертым информационными входами узла формирования результатов операцииумножения, второй и третий выходы узла обработки порядков соединены соответственно с третьим входом узлаформирования результатов масштабирования и с первым управляющим входомузла предварительной обработки мантисс, входы с второго по пятый узлаформирования соединены соответствен.но с третьим выходом узла контроляаддитивного переполнения, с третьимвыходом формирователя интегральныххарактеристик модулярного кода, свторым выходом узла контроля аддитивного переполнения и с первым выходомузла обработки порядков, третий выход 30узла контроля аддитивного переполнения соединен с вторым информационнымвходом формирователя интегральных характеристик модулярного кода, выходпервого блока вычисления интервального индекса соединен с четвертым входом узла формирования результатовмасштабирования, второй и третийвыходы узла формирования результатовоперации сложения являются выходомпорядка суммы устройства и выходомадцитивного переполнения устройства,выходы с десятого по двадцать первыйблока синхронизации соединены соответственно с вторым управляющим входом узла предварительной обработкимантисс, с управляющим входом узлаконтроля аддитивного переполнения,с управляющим входом второго блокавычисления интервального индекса,с входом разрешения выдачи второгоблока хранения констант, с управляющим входом формирователя интегральныххарактеристик модулярного кода, собъединенными управляющими входамимультиплексоров четвертой и пятойгрупп, с управляющим входом узла обработки порядков, с выходами сигналазапрета, сигнала окончания операциитипа сложения, сигнала окончания операции типа сложения, сигнала окончания операции умножения, сигнала окончания операции масштабирования, сиг"нала окончания операции определениязнака устройства, установочный входкоторого соединен с третьим управляющйм входом узла предварительной обработки мантисс, 1432517Изобретение относится к вычислительной технике и предназначено для использования в быстродействующих специализированных вычислительных системах конвейерного типа, Функционирующих в модулярной системе счисления.Цель изобретения - расширение области применения за счет обработки 10 операндов, представленных в Форме с плавающей запятой.На фиг 1 представлена схема арифметического устройства в модулярной системе счисления; на Фиг.2 - схема 15 блока синхронизаций на фиг.З - схема узла обработки порядков; на фиг.4 схема узла предварительной обработки мантисс; на Фиг.5 - схема первого блока хранения констант; на Фиг.б20 схема Формирователя интегральных ха" рактеристик модулярпого кода а Фиг.7 - схема блока вычисления интервального н:ццекса произведения на фиг,8 ". схема узла Формирования ре зультатов операции умножения; на фиг,9 - схема узла Формирования результатовв операции сложения; на Фиг. 10 - схема узла контроля аддитив. ного переполнения. ЗОАрифметическое устройство (с пладающей запятой) в модулярной системе счислепня (Фиг. 1) содержит установочный вход 1, вход 2 кода операции, вход 3 сброса, тактовый вход 4, вход 5 номера масштаба, вход 6 мантиссы второго операнда, вход 7 порядка второго операнда, вход 8 мантиссы первого операнда, вход 9 порядка первого операнда, блок 10 синхронизации, блок 40 11 моцульного умножения,узел 12 об." работки порядков, узел 13 предварительной. обработки мантисс, регистр 14 второго операнда, регистр 15 первого операнда, первый блок 16 вычисления интервального индекса, первую группу мультиплексоров 17, первьй 18 и второй 19 блоки хранения констант, блок 20 групп элементов ИЛИ, группу блоков21 суммирования вычетов, вторую груп О пу мультиплексоров 22 формирователь 23 интеграпьных характеристик модулярного коца, третью группу мультиплексоров 24, блок 25 вычисления инттервального индекса произведения, узел 26 Формирования результатов операции умножения, узел 27 формирования результатов машстабирования, узел 28 формирования результатов операцииЪЭКод операции Онерация Сложение с плавающей запятойВычитание с плавающейзапятойУмножение с плавающейзапятойМасштабирование чисел Определение знака числа Вход дешифратора 48 является входом задания режима блока 10 синхронизации, первый и второй выходы десложения, узел 29 контроля адцитивного переполнения, второй блок 30 вычисления интервального индекса, четвертую и пятую группы мультиплексоров31 и 32, элемент 33 задержки, выход34 мантиссы суммы устройства, выход35 порядка суммы, выход ЗЬ аддитивно-фго переполнения устройства, выход 37сигнала готовности устройства, выход38 сигнала запрета, выход 39 сигналаокончания операции типа сложения, выход 40 сигнала окончания операции ум"ножения, выход 41 сигнала окончанияопераций масштабирования, выход 42сигнала окончания операции определения знака, знаковый выход 43, выход44 ман-,иссы произведения, выход 45порядка произведения, выход 46 мультипликативного переполнения, выход 47результата масштабирования,Блок 10 синхронизации (фиг.2) содержит дешифратор 48, первый элементИНИ 49, с первого по четвертьй сдви-говые регистры 50-53, первьй триггер54, элементы ИЛИ 55-59 (с второго пошестой), элемент И 60, седьмой элемент ИЛИ 6 1, первый 62 и второй 63двухразрядные счетчики, восьмой 64,девятьй 65 и десятьй 66 элементыИЛИ, второй триггер 67, элементы ИЛИ68-71 (с одиннадцатого по четырнадца"тый) .Разрядности регистров 50-53 соответственно составляют (2 Т + 11),(2 Т + 11), (Т + 3) и (Т + 2) бит,где Т = 31 о 8 К Г, К - число основаниймодулярной системы счисления, черезхобозначается наименьшее целоечисло, не меньшее х.На вход задания режима блока 10поступают значения, указанные в таблице,34325 17 ЪЯСоставитель А.КлюТехред М,Моргента едактор А,1 Цишкина И.Муска ор каэ 584 В 1 арственногоизобретений Ж, Рауш Производственно-полиграфическое предприятие, г. Ужгород, ул. Проект Тираж ИИПИ Госу по делам МоскваПодписноекомитета СССРи открытийкая наб., д. 4/32517 5 10 15 20 25 ЗО 35 40 45 50 55 3 14 шифратора 48 соединены соответственно с первым и вторым входами элемента ИЛИ 49, выход которого подключен к входу младшего (нулевого) разряда сдвигового регистра 50, третий, чет- вертый и пятый выходы дешифратора 48 подключены к входам младших разрядов соответственно сдвиговых регистров 51-53. Входы сброса всех сдвиговых регистров, вторые входы элементов ИЛИ 56 и 58 и пятый вход элемента ИЛИ 6 1 объединены и подключены к входу сброса блока 10, входы управления сдвигом сдвиговых регистров объединены и подключены к тактовому входу блока 10. Выходы нулевого, первого,(Т+4), (Т+5), (Т+6), (2 Т+6), (2 Т+7) и (2 Т+ 10) -го разрядов регистра 50 являются его выходами соответственно с первого по восьмой, выходы нулевого, первого, второго (Т+4), (Т+5),(Т+8), (2 Т+6), (2 Т+7), (2 Т+8) и (2 Т+10) -го разрядов регистра 51 являются его выходами соответственно с первого по десятый, выходы нулевого и (Т+2)-го разрядоврегистра 52 являются соответственно первым и вторым его выходами, а выходы нулевого и (Т+1)-го разрядов регистра 53 являются соответственноего первым и вторым выходами.Нулевые входы триггеров 54 и 67,а также первый вход элемента ИЛИ 66объединены и подключены к установочному входу блока 10, информационныйвход триггера 54 подключен к входумладшего разряда входа задания режимаблока 10. Выход триггера 54 соединенс первым входом элемента И 60, выходкоторого подключен к второму входуэлемента ИЛИ 66, второй вход элемента И 60 и первый вход элемента ИЛИ 71объединены и подключены к первому выходу регистра 50, Первые входы элементов ИЛИ 61, 69 и 70 объединены и подключены к второму выходу регистра 50, первый и второй входы элемента ИЛИ 57 соединены соответственно с третьим и четвертым выходами регистра 50. Первыевыходы элементов ИЛИ 58 и 65 объединены и подключены к пятому выходу регистра 50, первые входы элементовИЛИ 64 и 59 подключены соответственнок шестому и седьмому выходам регистра 50, первые входы элементов ИЛИ 55и 68 объединены и подключены к первому выходу регистра 51, вторые входыэлементов ИЛИ 55, 68, 69 и 71 объедииены и подключены к второму выходу ререгистра 5 1. Первый вход элементаИЛИ 56, второй вход элемента ИЛИ 61и третий вход элемента ИЛИ 68 объединены и подключены к третьему выходурегистра 5 1. Вторые входы элементовИЛИ 65 и 64 подключены соответственнок шестому и восьмому выходам регистра 51, девятый выход которого соединен с вторым входом элемента ИЛИ 59.Третий вход элемента ИЛИ 61 и второйвход элемента ИЛИ 70 объединены иподключены к первому выходу рег 1 стра52, а четвертый вход элемента ИЛИ 61соединен с первым выходом регистра 53.Счетные входы счетчиков 62 и ЬЗ подключены соответственно к выходам элементов ИЛИ 55 и 57, входы сбросасчетчиков 62 и 63 подключены соответственно к выходам элементов ИЛИ 56и 58. Выход элемента ИЛИ Ь 1 соединенс единичным входом триггера 67. Выходэлемента ИЛИ 66, четвертый и пятыйвыходы регистра 5 1, выходы триггера 67, счетчика 62, третий выход регистра 5 1, выходы элемента ИЛИ 68,счетчика ЬЗ, первый выход регистра53, выходы элементов ИЛИ 69 и 64,седьмой выход регистра 51, выходы элементов ИЛИ 70 и 59, четверты выход регистра 50, выходы элементовИЛИ 7 1 и 65, восьмой выход регистра50, десятый выход регистра 51 и вторые выходы регистров 52 и 53 подклю.чены соответственно к выходам с пер- о вого по двадцать первый блока 10 синхронизации, Блок 11 модульного умножения содержит умножители по модулям ш ш, , ш к.модулярной системы счисления, являющимся попарно взаимнопростыми числами, и регистр, причемпервые входы модульных уиножителейобъединены и подключены к входу первого сомножителя блока 11, вторые ихвходы объединены и подключены к входу второго сомножителя блока 11, выходы также объединены и подключенык входу регистра, выход которого является выходом блока 11,Узел 12 обработки порядков (фиг3)содержит сумматор 72 порядков, первуюгруппу мультиплексоров 73, вычитатель74 порядков, триггер 75, регистр 76,1 вторую группу мультиплексоров 77, элемент 78 задержки и третью группу мультиплексоров 79, Сумматор 72 и вычитатель 74 реализуют соответствующие1432517 операции над порядками, представляемыми в прямом (или дополнительном)двоичном коде, причем"на одном выходе вычитателя 74 формируется абсолют 5ное значение разности порядков, а надругом - знак разности порядков.Элемент 78 задержки представляетсобой цепочку из (2 Т+9) последовательно соединенных регистров. 10Первые входы сумматора 72, вычитателя 74 и первый информационныйвход группы мультиплексоров 73 объединены и подключены к первому информационному входу узла 12, вторые входи сумматора 72, вычитателя 74 и второй информационный вход группы муль типлексоров 73 объединены и подключены к второму информационному входуузла 12, третий информационный вход 20которого соединен с первым информационным входом группы мультиплексоров79, второй информационный вход которой подключен к выходу разности вычитателя 74, выход знака которого сое " 25динен с входом триггера 5, выходомподключенного к управляющему входугруппы мультиплексоров 73. Выход сум.матора 72 через регистр 6 соединенс вторым информационным входом группы З 0мультиплексоров 77, первый информационный вход которой подключен к выходугруппы мультиплексоров 73. Выходгруппы мультиплексоров 77 соединен свходом алемента 78 задержки. Управля 35. ющие входы групп мультиплексоров 77и 9 объединены и подключены к управляющему входу узла 12. Выходы элемента 78 задержки, группы мультиплексоров 79 и триггера 75 являются соот 40ветственно первым, вторым и третьимвыходами узла 12.Узел 13 предварительной обработкимантисс (Фиг.4) содержит первую, вторую и третью группы мультиплексоров80-82, формирователь 83 дополнительного кода, первый алемент 84 задержки, четвертую группу мультиплексоров 85, второй алемент 86 задержки,группу 87 элементов запрета,50формирователь 83 дополнительногокода служит для получения по входномумодулярному коду (Х 1, , Хк) некоторого числа Х Е Р модулярного кода(1-Х 11 п,.1-Хк) числа -Х,где В= 1-шИ,+1,, шМкдиапазон модулярной системы счисления, ш = шо - нечетный вспомогательный модуль, выбираемый из условий шк 7 2 ш,) + К - 2; шп ) К - 1; Мк.,к-юП ш Х, =1 Х/=Элементы 84 и 86 задержки осущест-вляют задержку соответственно на (Т+2) и (Т+4) тактов.4"Вторые информационные входы групп мультиплексоров 80 и 81, а также первые информационные входы групп мультиплексоров 82 и,85: объединены и подключены к первому информационному " входу узла 13, Первые информационные входы групп мультиплексоров 80 и 81, второй информационный вход группы мультиплексоров 82 и вход Формирователя 83 дополнительного кода объединены и подключены к второму информационному входу узла 13, Управляющие входы групп мультиплексоров 8 1 и 82 объединены и подключены к первому управляющему входу узла 13, управляющие входы групп мультиплексоров 80 и 85 объединены и подключены к второму управляющему входу узла 13. Выход группы мультиплексоров 80 соединен с входом элемента 84 задержки, выход группы мультиплексоров 81 подключен к второму информационному входу группы мультиплексоров 85, выход группы мультиплексоров 82 соединен с входом элемента 86 задержки. Выход Формирователя 83 соединен с информационным входом группы элементов 87 запрета, управляющий .вход которой соединен с третьим управляющим входом узла 13, Выходы элемента 84 задержки, группы мультиплексоров 85, элемента 86 задержки и группы элементов 87 запрета являются соответственно четвертым, вторым, третьим и первым выходами узла 13.Регистр 14 второго операнда состоит из,подрегистра мантиссы и подрегистра порядка второго операнда, первый и второй информационные входы подрегистра мантиссы и информационный вход подрегистра порядка являются соответственно первым, вторым и третьим информационными входами регистра 14, управляющие входы приема кода подрегистра порядка и подрегистра мантис-сы являются соответственно первым и вторым управляющими входами регистра 14.Регистр 15 первого операнда состоит из подрегистрамантиссы и подре) гистра порядка первого операнда, при= М/ш;.Быстродействие блока 16 составляет Т тактов при пропускной способности одна операция в один такт.Блок 18 хранения констант (фиг.5) 25 выполнен на основе первой и второй групп узлов 88.1 " 88.К - 1 и 89.1 89.К - 1 памяти. Узел 88. памяти обЬ 1ладает емкостью 2слов разрядностьюЗОЬ , бит, а емкость узла 89. па 31 Ф 2 Ь;мяти составляет 2слов разрядностью Ь; бит (1 = 1, 2, , К), Ье= 31 о 8 р,(1=0,1, , К), В ячейку узла 88,1 памяти с адресом Х, записывается набор констант 20-( ш) шВ ячейку узла 89.1 памятисом У + Е; 2записываетсята(2) с адреконстанК (У,Е )1 У М 1 к1 Мс кУш 1 1 М 1 к.1 Е 1/Ф;1150 Х;,У;,2; Е 0,1, , ш, - 1 , через х 1 обозначается целая часть действительного числа Х.55Адресные входы узлов 88.1 - 88.Кпамяти в совокупности составляют первый адресный вход блока 18, первые этом входы подрегистра мантиссы и подрегистра порядка являются соответственно первым и вторым информационными входами регистра 15, управляющие входы приема кода подрегистров мантиссы и порядка объединены и являются фуправляющим входом регистра 15.Первый блок 16 вычисления интервального индекса числа служит для определения по модулярному коду (Х Х, , Хк) числа Х из диапазона модулярной системы счисления В машинного интервального индекса числа Х по формуле 15 адресные входы узлов З 9, 1 - 89. К - 1 памяти в совокупности составляют второй адресный вход блока 18, а их вторые адресные входы в совокупности составляют третий адресный вход блока 18, выходы узлов 88.1 - 88.Ки 89.1 - 89.Кпамяти, соответствующие выходным вычетам наборов по модулю ш объединяются в (+1)-й выход блока 18 для всех 1 = О, 1, , К., Управляющие входы выдачи кода узлов 89,1 - 89.Кпамяти объединены и подключены к первому управляющему входу блока 18, а управляющие входы выдачи кода узлов 88. 1 - 88.Кпамяти объединены и подключены к второму управляющему" входу блока 18 хранения констант.Блок 19 хранения констант реализован на (К) узлах памяти, -й из которых обладает емкостью 2 ьЕЯаГКслов разрядностьюЬ. бит, причемрОв его память по адресу Х, + 1.2Ь записывается набор констант где-тц И,к 1/М;,к. Х;т 133 щ; ф1=1,2, ,к, (5) где Я Е - масштаб с номером 1 ее 0,1, , 1,-1);1. - число используемых масштабов, Б 1 = 2еПервые адрееные входы узлов памяти, входяппос в состав блока 19, в совокупности составляют его первый адресный вход, а вторые их адресные входы объединены и подключены к второму адресному входу блока 19, выходы узлов памяти, соответствующие вычетам наборов по модулю шв совокупности образуют (+1)-й выход блока 19 (х = 0,1, , К). Управляющие входы выдачи кода всех узлов памяти объединены и подключены к управляющему входу блока 19.Блок 20 групп элементов ИЛИ содержит К групп элементов ИЛИ.Группа содержит блоки 21 суммирования вычетов по модулям ш , ш 1 ф ф ш к ш к, 1-й из котоРых ( = 1, 2; , К) осуществляет сложение за Т тактов наборов из (К) вычетов по модулюш;. вместе с формированием числа переполнений, а (К+ 1)-й блок осущест"нляет сложение за Т тактов наборовиз К вычетов по модулю щ к без Формирования числа переполнений . Выходы5суммы блоков 21 суммирования вычетовпо модулям щс ш фш к и Выходсуммы блока 2 1 суммирования вычетовпо модулю щгруппы, образуют выходсуммы, а выходы числа переполненийблоков 21 суммирования по модулям щ,.ф, щ к , - выход числа переполнений группы.формирователь 23 интегральных ха рактеристик модулярного кода (фиг.б)содержит группу элементов ИЛИ 90.190,К-, узел 91 определения интеграпьных характеристик, группу элементов И 92.1-92,К, группу мультиплек соров 93, группу узлов 94.1-94.К формирования номера нормирующего множителя и регистр 95,Узел 91 реализован по изнестноисхеме и определяет поправку Лмербаена 25В(Х), знак Б(Х), цифры симметрического полиадического кода Х у Х у вв у Хки машинный интервальный индекс 1 (Х)входного числа Х Е Э. Быстродействиеузла 91 состанляет Т+2 такгов при 30пропускной способности одна операция,н один такт.Выходы поправки Амербаева, знакачисла и машинного интервального индекса числа являются соответственнопервым, вторым и четвертым выходами35, узла 91, а выходи цифр симметричногополиадического кода составляют еготретий выход. Выход младшей цифрысимметрического полиадического кодаузла 91 соединен с первым входом элемента ИЛИ 90,1, второй вход которогосоединен с выходом второй цифры симметрического полиадического кода узла 91, выход х-й цифры симметрическо го полиадического кода которого подсоединен к входу элемента ИЛИ 90.х(х = 3, 4, , К)Элемент И 92,х (х = 1, 2,фК) имеет (К-) входов первый вход-го элемента И 92, соединен с прямым выходом 3.-го элемента ИЛИ 90.х,а 1-й вход ( = 1, 2, , К-з.) соединен с инверсным выходом элементаИЛИ 90.+3-1, На выходе элементаИ 92.х формируется двухзначная величина- с ф ф ф як- ю где Г и У - величины, формируемые на выходах 1-го элемента ИЛИ 90.1, (1 = 1, 2, К 1).Узел 94. (3. = 2, 3, , К) реализуется на основе постоянного запоминающего узла, обладающего емкостьюЬ;сЬ2+ слов разрядностью з 1 о 8х х(1 оишМ к,Г) бит. В его память поЬадресу Х + 2Х;записывается величинаш Мк-1 3 8 М;, (/Х с,"+ Х ш; / + 0,5)4-где М = П шХ, если Х ( (ш - 1)/2,ХХс - ш, если Хс,(щ с.- 1)/2;Хь 0,1, , щ -1),с = 1, 2, ., К,Узел 941 выполнен аналогичным образом, за исключением того, что в егоЬ;память по адресу Х, + 2Х записы вается величина щМ к-1, = 1 оя -"у ---- 1, (8)2/Х, + Хфщ,/Первый и второй входы узла 94.3. соединены соответственно с выходами 1-й и (1+1)-й цифры симметрического полиадического кода блока 91, управляющий вход выдачи кода узла 94.,1 (3 = 1, 2, , К) подключен к выходу элемента И 92.1, а управляющий вход выдачи кода узла 94.Ксоединен с прямым выходом элемента ИЛИ 90.К, выходы узлов 94.1 - 94.Ксоединены с входами регистра 95, выход которого является третьим выходом формирователя 23 интегральных характеристик модулярного кода. Первый вход узла 91 является первым информационным входом формирователя 23, а второй вход соединен с выходом группы мультиплексоров 93, управляющий нход которой соединен с управляющим входом формирователя 23, первый и второй информационные входы группы мультиплексоров 93 подключены соответственно к четвертому выходу узла 91 и второму информационному входу формирователя 23, первый и второй выходы узла 91 являются соответственно вторым и первым выходами Формирователя 23.Блок 25 вычисления интервального индекса произведения (фиг,7) содержит первую группу вспомогательных регистров 96.0-96.К, группу сумматоровв память 3-го постоянного запоминаю- щего узла по адресу Х+ 2 Ь записывается константаЕ; = /2 Х 1 - Ч/11, 2, , К, а в память-го постоянного запоминающего узла записывается константа Е = /2 Х + (ф,. Г = О,К; Х;,г,Е О, 1,", ш,=О, 1.К,10 Выход функционального преобразователя 109 через регистр 113 соединен с первым информационным входом группы мультиплексоров 110, управляющий вход ,подключен к управляющему входу узда 26.Формирователь 112 реализуется на;основе постоянного запоминающего узла, обладающего емкостью 2 г%Сф :слов РазРядностью (.11.о 8 г 1 1. + 1) бит ("ЧЧ- диапазон изменения, порядков операндов), в его память по адРесу +2 1 Кг%. Я записывается пара констант ( Ч., П,25 ,гдеесли Й = О,-Я,если Я = й= 0,1 (10) 1, если с 1 Ф-Ч Ч30 Пр=О, если 1 Е 1-ЧЧ 1,Выход Формирователя 112 соединен с ,входом регистра 116, первый и второй выходы которого являются соответственно третьим и вторым выходами узла 26. Выход группы мультиплексоров 110 соединен с входом делителя 114, выход которого соединен с входом элемента 115 задержки. Первый и второй ,входы формирователя 112 соединены соответственно с четвертым информационным входом узла 26 и выходом триггера 108.Делитель 114 на вспомогательный 1 модуль реализуется с помощью К постоянных запоминающих узлов, х-й из которых обладает емкостью 2 фсловЬ 1 Ь разрядностью Ь 1 бит, в его память по адресу+ 2записывается конЪ Я; станта .,Г /если х = 1,2К1 о +если=К,1= О, 1.к.Элемент 115 задержки осуществляет задержку на (Т+4) тактов и представляет собой цепочку из последовательно соединенных регистров, вход и выход первого из которых являются соответ-ственно входом и первым выходом элемента 115 задержки, а выход и управляющий вход приема кода последнего из регистров являются соответственно вторым выходом и управляющим входом элемента 115 задержки, управляющий вход элемента 115 задержки соединен с выходом триггера 108, а первый и второй выходы элемента 115 задержки являются четвертым и первым выходами узла 26.Узел 2 Формирования результатов масштабирования представляет собой составную часть известного устройства для масштабирования чисел (быстродействие которого составляет (Т+3) так" тов при пропускной способности одна операция масштабирования в один такт), в котором первые входы модульных сумматоров и схемы сравнения образуют первый вход узла 27. Информационный вход реверсивного счетчика является вторым входом узла 27, вход элемента задержки и второй вход блока памяти являются соответственно третьим и четвертым входами узла 2, выходы выходных регистров составляют первый выход узла 27, а первый выход элемента задержки, является вторым выходом узла 27.Узел 28 (Фиг.9) формирования результатов операции сложения содержит элемент 117 задержки, сумматор 118 по модулю два, Функциональный преобразователь 119 вычетов, второй элемент 120 задержки, Формирователь 121 четности, третий элемент 122 задержки, группу мультиплексоров 123, формирователь 124 порядка суммы, первый вспомогательный регистр 125, делитель 126 на два, второй 127 и третий 128 вспомогательные регистры. Элемент 117 осуществляет задержку на (Т+3) тактов и представляет собой цепочку из (Т+3) последовательно соединенных регистров, вход первого из которых является входом элемента 117 задержки, а выходы (Т)-го и (Т+3)-го регистров являются соответственно первым и вторым выходами элемента 117 задержки, вход которого является первым входом уз 1432517 6ла 28, первый выход элемента 117 задержки соединен с входом формирователя 12 1 четности, второй выход элемента задержки подключен к первымвходам преобразователя 119 и делителя 126 .Сумматор 118 осуществляет сложениепо модулю два содержимого разрядовдвоичного кода, подаваемого на еговходы. Первый вход сумматора 118 соединен с выходом регистра 125, второйвход является одноименным входом узла 28, а выход подключен к входу элемента 122 задержки, Преобразователь 15119 реализуется на ПЗУ, -е из которых ( = 1, 2, , К) обладает емЬ;Ькостью 2слов разрядностью Ь;бит (Т =1 о 8/31 о 8 И 1 -), в его; = /Х; 2/,Х 610, 1, , тп;-1), 1 ЕО, 131 оя пМ, - 1Первые входы постоянных запоминаю щих устройств преобразователя 119 всовокупности составляют его первыйвход, вторые входы постоянных запоминающих устройств объединены и подключены к второму входу преобразователя 30119, выход которого соединен с первыминформационным входом группы мультиплексоров 123, второй вход преобразователя 119 является третьим входомузла 28.Элементы 120 и 122 задержки осуществляют задержку двухзначных величинсоответственно на два и три такта,Вход элемента 120 задержки являетсячетвертым входом узла 28.Формирователь 121 четности реализуется на основе 3 К/2постоянныхзапоминающих устройств, 3-е из кото Ксрых Ц = 1, 2, , 1 ) обладает 45Ь -1 Ьемкостью 2 " одноразрядныхслов, в его память по адресу Х , +1+ 2 ) Х 1 записывается двухзначная1величина504 = //Э 1- , .. Х 1-/1, + Входы и выходы постоянных запоминающих устройств, входящих в состав формирователя 12 1, в совокупности сос тавляют соответственно его вход и выход, выход формирователя 12 1 соединен с входом регистра 125(13) О, если 1 Е-Ч.Ч 3Первый и второй входы формировате-. ля 124 являются третьим и пятым входами узла 28, третий вход формирователя 124 объединен с управляющим входом группы мультиплексоров 123 и подключен к выходу элемента 120 задержки, выход формирователя 124 подключен к входу регистра 128, первый и второй выходы которого являются соответственно вторым и третьим выходами уз" ла 28, Выход элемента 122 задержки соединен с вторым входом делителя 126, выход которого соединен с вторым информационным входом группы мультиплексоров 123, выход которой подключен к входу регистра 127 и является первым входом узла 28.Делитель 126 на два реализуется с помощью К постоянных запоминающих устройств -е из которых ( = 1Уь,+ 2,, К) обладает емкостью 2 слов разрядностью Ь; бит, в его память по адресу Х; + 2записываь;. ется константа=/ --- /Х- ч2 "фХ;6 0, 1, ., т - 1,ц Р 0,1).Первые входы постоянных запоминающих устройств, входящих в делитель 126, составляют его первый вход, вторые входы постоянных запоминанюцих устройств объединены и подключены к второму входу делителя 126, а их вы" ходы составляют его выход .Узел 29 (фиг. 10) контроля аддитивного переполнения содержит группу модульных сумматоров 129, первый вспомогательный регистр 130, формирователь 13 1 числа переполнений, сумматор 132, первый 133, второй 134 и третий 135 элементы задержки, второй формирователь 124 порядка суммы реализован с помощью постоянного запоминающего устройства, обладающего,зег+емкостью 2 слов разрядностью ( 31 од Ч 1+1) бит (С = 3 1 о 8 / ./31 о 8 вМ .,)., в его память по адре, + 2 7 СФС, 1 + 2 ЭГеУЕ Е, Я