Вероятностная вычислительная машина

второй шинный формирователь 93 устройства управления 14,через который четыре поля команд, поле маски и поле признаков подаются на соответствующие общие шины ассоциативного параллельного процессора 15. При этом в поле команды, которое подается на общую шину команд, соединенную с тре буемым элементарным процессором 15 содержится код микрокоманды выдачи информации на выход центрального элемента 47. Так как в поле признаков микрокоманды устройства 14 управления записан код признаков, выполняющихся в данном элементарном процессоре 15, то второй 2 И 25 открыт и микракоманда выдачи информации йроходит с седьмого входа требуемого элементарного процессора 15, поступает через второйэлемент 2 И 25 на первый вход центрального процессорного элемента 47 и выполняется им. Поле команд, которое , подается на данный элементарный процессор 15, также содержит код режима элементарного процессора 15, содержащий в разряде, поступающем на шестой вход элементарного процессора 15, единицу, а в остальных разрядах - ну; ли. Единичный сигнал с шестого входа подается на второй вход первого элемента 2 И 24, напервый вход которого поступает также единичный сигнал с выхода элемента 2 ИЛИ 26, проходит через этот элемент 2 И 25 и поступает на управляющие входы шинных преобразователей 27 и 43, включая их. Тогда информация с четвертого выхода центрального процессорного элемента 47 через включенный шинный преобразователь 27 и код признаков из триггеров 33, 36 и 39 через включенный шинный формирователь 43 поступают соответственно на девятый вход-выход и третий выход элементарного процессора 15, соединенные с общей шиной данных.Для выполнения операции Б , т.е.для осуществления приема информации элементарным процессором 15 от левого соседнего элементарного процессора 15, устройство 14 управления выдает микрокоманду, содержащую в поле коммутаторов код, вклЮчащций шинныйформирователь 93 устройства 14 управления, через который четыре поля команд, поле маски и поле признаков подаются на соответствувцие общие шины ассоциативного параллельного процессора 4. При этом в поле команды, ко", 5 10 15 20 25 30 35 40 45 50 55 торое подается на общую шину команд, соединенную с требуемым элементарным процессором 15, содержится код микро- команды приема информации с третьего входа центрального процессорного элемента 47. В поле признаков микрокоманды устройства 14 управления записан код признаков, выполняющихся в данном элементарном процессоре 15, поэтому второй элемент 2 И 25 открыт и микрокоманда приема информации проходит с седьмого входа элементарного процессора 15 и поступает через второй элемент 2 И 25 на первый вход центрального процессорного элемента 47 и выполняется им. В поле команд, которое подается на данный элементарный процессор 15, записан код режима элементарного процессора 15, содержащий в разряде, поступающем на двенадцатый вход элементарного процессора 15, единицу, а в остальных разрядах " нули, Единичный сигнал с двенадцатого входа поступает на второй вход элемента 2 И 49, на первый вход которого также подается единичный сигнал с выхода первого элемента 2 ИЛИ 26, прохо-дит через этот элемент 2 И 49, поступает на управляющий вход первого 50 и пятого 55 коммутаторов и включает их. При этом информация иэ регистров центрального процессорного элемента 47 левого элементарного процессора 15 поступает на тринадцатый вход нужного элементарного процессора 15, проходит через включенный коммутатор 50 и через блок элементов ИЛИ 51, поступает на третий вход центрального процессорного элемента 47 и записывается в его регистрах, а информация из триггеров 33, Зб и 39 левого соседнего элементарного процессора 15 поступает с шестнадцатого входа рассматриваемого элементарного процессора 15 на информационный вход включенного коммутатора 55, проходит через него, поступает на первый вход блока элементов ИЛИ 46, с выхода которого проходит на второй вход блока элементов ИЛИ 40,.с выходов которого поступает на входы триггеров 31, 34 и 37 и записывается в них.При выполнении операции Б, т.е. при. осуществлении приема информации элементарным процессором 15 от правого соседнего элементарного процессора 15, устройство 14 управления выдает микрокоманду, содержащую в полекоммутаторов код, включающий второй шинный формирователь 93 устройства 14 управления, через который четыре поля команд, поле маски и поле признаков подаются на соответствующие шины ассоциативного процессора 4. При этом в поле команды, которое подается на общую шину команд, соединенную с требуемым элементарным процессором 15, содержится код микрокомаццы приема информации с третьего входа центрального процессорного элемента 37. В поле признаков микрркоманды устройства14 управления записан код признаков, выполняющихся в требуемом элементарном процессоре 1 5, поэтому элемент 2 И25 открыт и микрокоманда приема информации проходит с седьмого входа элементарного процессора 5 и поступает через элемент 2 И 25 на первый вход центрального процессорного элемента 47 и выполняется им, В поле команд, которое поступает на данный элементарный процессор 15, записан код режима элементарного процессора15, содержащий в разряде, поступающемна пятнадцатый вход элементарного процессора 15, единицу, а в остальньм разрядах - нули. Единичный сигнал с пятнадцатого входа поступает на второй вход элемента 2 И 53, на первый вход которого также подается единичный сигнал с выхода элемента 2 ИЛИ 26. При этом на выходе элемента 2 И 53 возникает единичный сигнал, который поступает на управляющие входы коммутаторов 52 и 54, в результате чего оба коммутатора оказываются во включенном состоянии. Тогда информация из регистров центрального процессорного элемента 47 правого элементарного процессора 15 проходит через коммутатор 52 и блок элементов ИЛИ 51, поступает на третий вход центрального процессорного элемента 47 и записывается в его регистрах, а информация из триггеров 33, 36 и 39 правого соседнего элементарного процессора 15 поступает с семнадцатого входа требуемого элементарного процессора 15 на вход включенного четвертого коммутатора 54, проходит через него, поступает на второй вход третьего блока элементов ИЛИ 46, с. выхода которого проходит на второй вход блока элементов ИЛИ 40, с выходов которого поступает на входы триггеров 31,34 и 37 и записывается в них,При выполнении операции Б в любомэлементарнсм процессоре 15,т,е, при осуществлении выдачи информации в левый и правый соседние элементарные процессоры 5, устройство 14 управления вьщает микрокоманду, содержащую в поле коммутаторов код, включающий шинный формирователь 93 устройства 1 4 1 О управления, через который четыре полякоманд, поле маски и поле признаков подаются на соответствующие общие шины ассоциативного параллельного процессора 4. При этом в поле команды,.15 которое поступает на общую шину микрокоманд, соединенную с требуемым элементарным процессором 15, содержится код микрокоманды выдачи информации на третий выход центрального 20 процессорного элемента 47, которыйсоединен с десятым выходом элементарного процессора 15. В поле признаков записан код признаков, выполняющихся в данном элементарном процессоре 15, 25 поэтому элемент 2 И 25 открыт и микрокоманда выдачи информации в соседние элементарные процессоры 15 проходит с седьмого входа элементарного процессора 15 и поступает через элемент 30 2 И 25 на первый вход центральногопроцессорного элемента 47 и выполня-ется им, в результате чего на десятом выходе элементарного процессора 15 появляется информация из регистров З 5 центрального процессорного элемента147. Десятый выход требуемого элементарного .процессора 15 соединен с четырнадцатым выходом левого соседнего элементарного процессора 15 и три надцатым входом правого соседнегоэлементарного процессора 15, поэтому информация из регистров центрального процессорного элемента 47 требуемого элементарного процессора 15 поступа ет на укаэанные входы соседних элементарных процессоров 15. Выходы .триггеров 33, 36 и 39 требуемого элементарного процессора 5 соединены с вторым выходом элементарного процессора 15, который подключен к семнадцатому входу левого соседнего элементарного процессора 15 и шестнадцатому входу правого соседнего элементарного процессора 15, благодаря чему информация из этих триггеров поступает на указанные входы соседних элементарных процессоров 15. В поле команды, которое поступает на данный элементарный процессор 15, записан55344 22элемента 2 И 41 поступает единичныйсигнал с выхода первого элемента 2 ИЛИ26. С четвертого входа элементарного Впроцессора 15 единичный сигнал посту"пает на первый вход элемента 2 И 41.При этом на выходе элемента 2 И 41 образуется единичный сигнал, которыйпоступает на вторые входы элементов2 И 32, 35 и 38, благодаря чему инФормация,.хранящаяся в триггерах 31,34 и 37 и подающаяся на первые входысоответственно элементов 2 И 32, 35и 38, проходит через эти элементы и 15 поступает на входы соответственнотриггеров 33, 36 и 39 и записываетсяв них. Центральный процессорный элемент 47 данного элементарного процессора 15 может в это время выполнять 20 операцию, соответствующую микрокоманде, подающейся на седьмой входэлементарного процессора 15. 30 35 ного процессора 15, содержащий в разряде, поступающем на четвертый входэлементарного процессора 15, единицу, 5а в остальных разрядах - нули. В поле признаков записан код признаков,выполняющихся в данном элементарномпроцессоре 15, поэтому на второй вход кд режима элементарного процессора 13, содержащий во всех разрядах нули.Операции Б 6 являются внутренними операциями элементарного процессора 15, которые выполняются в самом элементарном процессоре 15 без взаимод йствия с другими элементарными проц ссорами 15, либо без взаимодействия с другими вычислительными блоками В М, При выполнении этих операустройетво 14 управления выдае микрокоманду, содержащую в поле к ммутаторов код, включающий шинныйрмирователь 93 устройства 14 управл ния, через который четыре поля команд, поле маски и поле признаков по 1 даются на соответствующие общие шины ассоциативного параллельного процессора 4, При этом в поле команды, ко-, т рое подается на общую шину микроманд, соединенную с требуемым эле-. ментарным процессором 15, содержится код микрокоманды, необходимый для выцолнения требуемой операции. В поле признаков записан код признаков, выцолняющихся в данном элементарном процессоре 15, поэтому элемент 2 И 25 открыт и микрокоманда для элементарого процессора 15 проходит с седьмо" о входа элементарного процессора 15поступает через второй элемент 2 И5 на первый вход центрального процессорного элемента 47 и выполняется фи. В данном случае в поле команд записан код режима элементарного процессора 15, содержащий во всех разрядах нули.При выполнении операции Я , т.е. Рри осуществлении перезаписи признаКов, устройство 14 управления выдает Микрокоманду, содержащую в поле коммутаторов,код, включающий шинный ФорМирователь 93 устройства 14 управления, через который четыреполя коМанд, поле маски и поле признаков Подаются на соответствующие общие шины параллельного процессора 4 При этом в поле команд, которое подается на общую шину команд, соединенную с требуемым элементарным процессором 15, содержится код режима элементарВВМ выполняет следующие команды:Г - прием кода элементарным про(цессором 15 с общей шины данных;Р - выдача кода из элементарного2процессора 15 на общую шину данных;Г - сдвиг информации, записанной в элементарных процессорах 15, на один элементарный процессор 15 в сторону первого элементарного процессора 151Р - сдвиг информации, записанной в элементарных процессорах 15, на один элементарный процессор 15 в сторону последнего элементарного процес. сора 15; Г - вычисления в ассоциат.параллельном процессоре 4; Р - запись информации из ассоциативного параллельного процессорного 4 .в арифметическое устройство 7;Р - запись информации из арифметического устройства 7 в ОЗУ 87 устройства 14 управления;Р - запись информации из ассоциаЬтивного параллельного процессора 4 в таблицу 9;Го - выдача случайных чисел в тре буемое устройство вычислительной машины;Р - выдача случайных чисел с заданной вероятностью в требуемое устройство вычислительной машины;Рц, - команда для арифметического устройства 7;Р, - команда проверки условия разветвления программы по содержимому счетчика числа испытаний 13.Команда Р, содержит указание о вы- полнении операции Б,.Команда Р содержит указание о выполнении операции Б.При выполнении команды Р информация, хранящаяся в регистрах централь ного процессорного элемента 47 каждого элементарного процессора 15, в котором выполняются требуемые признаки, переписывается в левый соседний элементарный процессор 15. Выполнение 15 этой команды происходит последовательно в три этапа. На первом этапе происходит одновременное выполнение операции Б и Б двумя равными группами элементарных процессоров 15, 20 причем операцию Б выполняют элемен 4тарные процессоры 15 с нечетными номерами, а операцию Б - с четными но мерами. На втором этапе осуществляется одновременное выполнение этих 25 же операций, однако в этом случае операцию Б, выполняют элементарные процессоры 15 с четными номерами, а операцию Б - с нечетными номерами.На третьем этапе всеми элементарными 30 процессорами 15 одновременно выполняются операции Б 6 и Б 7 Операция Б 6 В данном случае заключается в переписывании вновь записанной информации из регистров центральных процессорных З 5 элементов 47 элементарных процессоров 15, в которых она была записана, в регистры центральных процессорных элементов 47, в которых хранилась прежняяинформация. 40При выполнении команды Р 4 информа. ция, хранящаяся в регистрах централь. ного процессорного элемента 47 каждого элементарного процессора 15, в котором выполняются требуемые призна ки, переписывается в правый соседний элементарный процессор 15, в котором также выполняются эти признаки. Выполнение этой команды происходит последовательно в три этапа. На первом этапе. происходит одновременное выполнение операций Б и Б двумя разными группами элементарных процессоров 15, причем операцию Б выполняют элементарные процессоры 15 с нечетными номерами, а операцию Б - с четными номерами. На втором этапе осуществляется одновременное выполнение этих же операций, однако в этом случае операцию Б выполняют элементарныепроцессоры 15 с четными номерами, аоперацию Б - с нечетными номерами.На третьем этапе всеми элементарнымипроцессорами 15 одновременно выполняются операции Б и Б,Операция Б в данном случае заключается в переписывании вновь записанной информации из регистров центральных процессорных элементов 47, кудаона была записана, в регистры тех жецентральных процессорных элементов47, в которых была записана прежняяинформация.Команда Р содержит указание о выполнении операции Бб.Для выполнения команды Р в полеарифметического устройства 7 записанкод микрокоманды записи информации,поступающей на вход арифметическогоустройства 7 с общей анны данных ассоциативного параллельного процессора 4, и код маски. При этом информация из ассоциативного параллельногопроцессора 4 записывается в регистрах арифметического устройства 7.Для выполнения команды Р в поляхарифметического устройства 7 первыхмикрокоманд записаны коды микрокоманд и коды маски, необходимые дляформирования адреса ячейки ОЗУ 87,входящего в состав устройства 14 управления, в которую необходимо записать информацию из арифметическогоустройства 7. Сформированный такимобразом адрес ячейки заносится в регистр адреса арифметического устройства 7. Следующая микрокоманда содержит в поле ОЗУ 87 код, переводящийэто устройство в режим приема информации, а в поле арифметического устройства 7 содержится код микрокоманды выдачи информации на выход арифметического устройства 7, который подключен к информационному входу ОЗУ87, адресный вход которого подключенк выходуарифметического устройства7, и информация из арифметическогоустройства 7 переписывается в ОЗУ 87по нужному адресу.Для выполнения команды Р в полекоммутаторов записан код, включающийвторой 93 и третий 95 шинные формирователи, в поле операционных устройств записан код, переводящий блокпамяти констант 9 в режим приема информации, а в поле команд записанкод команды выдачи чисел ассоциатив25 14 його параллельного процессора 4. Код Поля операционных устройств, являюЩийся командой для блока памяти констант, через включенный шинный Формы" рователь 95 поступает на вход команд блока 68 микропррграммного управле-ния, входящего в состав блока памятионстант, При этом блок 68 микророграммного управления считывает з ПЗУ 69 код адреса нужной ячейки ЗУ 70, входящего в состав блока паяти констант, Этот,код адреса потупает на адресный вход ОЗУ 70 и алее осуществляется считывание чис" а, хранящегося в ОЗУ 70 по этому дресу. Это число поступает на втоой вход первой схемы 8 сравнения. од, записанный в поле команд, вызыает выдачу числа иэ. ассоциативного араллельного процессора,4 на его шиу данных, которая подключена к перому входу первой схемы 8 сравнения. ,исло из ОЗУ 70 блока памяти константчисло иэ ассоциативного паращельМого цроцессора 4 поступают на входы схемы 100 совпадения, входящей в состав первой схемы 8 сравнения. При совпадении значений требуемых разрядов этих чисел на выходе схемы 100 овпадения возникает единичный сигал, который поступает на управляю"й вход шинного формирователя 99, ходящего в состав первой схемы 8 равнения, и включает ее, благодаря ему число с первого входа первой хамы 8 сравнения проходит на ее вы" од и далее поступает в сумматор 1 О.сумматоре 10 в случае необходаюости производится необходимая операция 9 ад этим числом, после чего оно из Сумматора 10 поступает на вход ОЗУ 70, входящего в состав блока памяти Констант, и записывается в нем по адресу, определяемому микрокомандой, считываемой блоком 68 микропрограммного управлния иэ ПЗУ 69. Если же Значение разрядов сравниваемых чисел, поступающих на входы первой схемы 8 Сравнения, не совпадают,то на выходе схемы 100 совпадений, входящий в сос.тав первой схемы 8 сравнения, воэниКает нулевой сигнал, который выключа" ет.шинный формирователь 99, и число йз ассоциативного параллельного про" цессора 4 не проходит на вход сумма" ора 1 О и, следовательно, не эаписы" вается в ОЗУ 70, входящем в состав блока .памяти констант. 55344 26Для выполнения команды Гв полекоммутаторов микрокоманды устройства14 управления записан код, включающий шинный формирователь 96, а в по,бле операционных устройств записанкод перевода смесительного устройства 3 в режим выдачи случайных чисел.Этот код поля операционных устройств 10 поступает иэ ПЗУ 94, входящего всостав 14 управления, через включенный шинный формирователь 96 в устройство 2 выборки, которое переводитсмесительное устройство 3 в режим вы" 15 дачи случайных чисел.Дня выполнения команды Р используется микропрограмма, вызываемаяэтой командой из ПЗУ 94, входящегов состав устройства 14 управления.20 Первые микрокоманды этой микропрог-раммы формируют в арифметическомустройстве 7 адрес случайного числас заданной вероятностью; хранящегосяв блоке 6 быстродействующей памяти, 26 для чего этн микрокоманды должны содержать в,поле арифметического устройства 7 коды, соответствующие микрокомандам Формирования адреса чи"сел, хранящихся в ОЗУ 87, входящем 30 в состав устройства 14 управления, инеобходимых для формирования адресаслучайного числа с заданной вероятностью, а в поле ОЗУ 87 должны бытьзаписаны коды, определяющие адреса и З режим выдачи чисел иэ ОЗУ 87 в арифметическое устройство 7, где. эти числа преобразуются в. адрес случайногочисла с заданной вероятностью, который остается в регистре адреса ариф" 40 метического устройства 7. Следующаямикрокоманда считывает случайное число из блока 6 быстродействующей памяти в арифметическое устройство 7, длячего в поле арифметического устройсз 45 ва 7 должен быть эалисан код, соответствующий микрокоманде записи инФормации в арифметическое устройство7 из блока 6 быстродействующей памяти. Последняя микрокоманда микронрог раммы должна содержать в поле арифметического устройства 7 код, соответствующий микрокоманде выдачи слу"чайного числа с заданной вероятностью нэ арифметического устройства 7 56 в требуемое устройство ВВМ.Для выполнения команды Ря в полеарифметического устройства 7 долженбыть записан код, соответствующиймикрокоманде арифметического устрой1455344 28 10 15 25 5055 ства 7, которая вызывает в нем выполнение операции, определяемой командой Р,Дпя выполнения команды Р, используется микропрограмма, первая микро- команда которой содержит в поле коммутаторов код, включающий шинный формирователь 97 устройства 14 управения, а в поле операционных устройств записан код, увеличивающий содержимое счетчика 13 числа испытаний на единицу. При этом код, записанный в поле операционных устройств проходит через включенный пятый шинный формирователь 97 на вход счетчика числа испытаний 13 и увеличивает содержимое этого счетчика на единицу. Вто" рая микрокоманда содержит в поле коммутаторов код, включающий элемент 2 И 20 98 и мультиплексор 92 на пропускание сигнала с выхода элемента 2 И 98 навход блока 91 микропрограммного управления. При этом сигнал с выходавторой схемы сравнения через включенный элемент 2 И 98 и мультиплексор 92 поступает на вход блока 91 микропрограммного управления, входящего в состав устройства 14 управления. Навыходе второй схемы 12 сравнения формируется единичный сигнал в случаеравенства содержимого счетчика 3числа испытаний и регистра 11, в про-тивном случае на ее выходе образуется нулевой сигнал. При выполненииследующих микрокоманд в блоке 91 микропрограммного управления, входящегов состав устройства 14 управления,анализирует сигнал, поступивший наего вход, и если этот сигнал - нулевой, то ВВИ переходит к выполнениюследующей команды, а если этот сигнал - единичный, то выполняется другая команда, входящая в подпрограммуокончания вычислений. 45 Формула из обретения 1. Вероятностная вычислительная машина, содержащая датчики случайных чисел, устройство выборки, устройство формирования случайных чисел, датчик случайных чисел с условной вероятностью, блок памяти, арифметическое устройство, первую и вторую схемы сравнения, блок памяти констант, сумматор и регистр, счетчик числа ис. пытаний, устройство управления, причем выходы датчиков случайных чисел подключены к информационным входам устройства формирования случайных чисел, выход устройства выборки соединен с управляющим входом устройства формирования случайных чисел, выход которого подключен к информационному входу арифметического устройства, первый и второй информационные выходы арифметического устройства которого соединены с информационными входами устройства выборки и регистра соответственно, первый, второй и третий входы-выходы арифметического устройства соединены с первыми входами-выходами датчика случайных чисел с условной вероятностью блока памяти и первым входом первой схемы сравнения соответственно, второй вход-выход датчика случайных чисел с условной вероятностью подключен к второму входу-выходу блока памяти, второй вход первой схемы сравнения соединен с выходом блока памяти констант, вход-выход которой подключен к входу-выходу сумматора, вход которого соединен с первым выходом проверки признака первой схемы сравнения, вход записи чис" ла испытаний регистра является одноименным входом вероятностной вычислительной машины, а выход регистра соединен с первым входом второй схемы сравнения, выход счетчика числа испытаний соединен с вторым входом второй схемы сравнения, первый и второй входы устройства управления соединены с вторым выходом проверки признака первой и выходом признака рав енств а в тор ой схем сравнения соответственно, первый, второй, третий и четвертый выходы устройства управления подключены к входам управления устройства выборки арифметического устройства, блока памяти констант и счетчика числа испытаний, о т л и - ч а ю щ а я с я тем, что, с целью повышения быстродействия, в нее введен ассоциативньш параллельный процессор, информационный вход которого соединен с выходом устройства формирования случайных чисел, а вход-выход подключен к третьему входу-выходу арифметического устройства к первому входу первой схемы сравнения и пятому выходу устройства управления.2. Иашина по п.1, о т л и ч а ющ а я с я тем, что ассоциативный па. раллельный процессор содержит Н элементарных процессоров, причем в каж 2914553443020 40 дом М-И элементарном процессоре (Ищ 2Н) вход данных, вход-выходданных и выход данных через шину данных подключены к информационному вхо"ду ассоциативного параллельного процессора, вход признаков от (В)"гоэлементарного процессора, вход-выход данных и выход данных первого злементарного процессора подключены через шиву данных к информационному входу ассоциативного параллельного про" цессора, входы коианд первого элементарного процессора через шину команд первого элементарного процессора, входы команд каждого К"го элементар" ного процессора (К2 Н, 2К с Н) через первую шину команд, входы команд каждого К-го элементарного процессора (К2 Н+1, 3 К 6 Н) через вторую шину команд, входы команд Н"го элементарного процессора через шину команд последнего элементарного процессора соединены с соответствующими разрядами команд входа-выхода ассоциативного параллельного процессора, ,вход признака первого элементарного процессора через шину признака первого элементарного процессора, вход признака второго элементарного процессора через шину признака второго элементарного процессора вход при"Эзнаков каждого Ь-го элементарного процессора (2 ЬН) через шину признаков, вход признака, последнего элементарного процессора через шину ус тановки признака последнего элементарного процессора подключены к соот. ветствующим разрядам признаков входавыхода ассоциативного параллельного процессора, вход маски каждого Н-го элеиентарного процессора через шину маски соединен с разрядом маски входа-выхода ассоциативного параллельного процессора, выход данных к соседним элементарным процессорам каждого Р-го элеиентарного процессора (2 (Р, с: Н) соединен с соответствунщимн входами (Р)-го и (Р+1)-го элементарных процессоров, выход дЕнных к соседним элементарным процессорам первого элементарного процессора соединен с соответствукщии входом второго элементарного процессора, выход данных к соседним элементарным процессорам последнего Н-го элементарного .- процессора соединен с соответствующим входом (Н)"го элементарного процессора, выход признаков к элемен 5 10 15 45 50 55 тарным процессорам каждого Р-го элементарного процессора подключен к со"ответствунщим входам (Р-)-го и(Р+1)-го элементарных процессоров,выход признаков к элементарным процессорам первого элементарного процессора подключен к соответствукщемувходу второго элементарного процессора, выход признаков к элементарнымпроцессорам последнего Н-го элементарного процессора подключен к соответствующему входу (Н)-го элемент.арного процессора, причем каждыйэлементарный процессор содержит де"шифратор, два элемента 2-2-2-3 ИИЛИ. НЕ, три элемента З-ЗИИЛИ-НЕ, элемент 4-4 ИИЛИ-НЕ, элемент 6 И"НЕ,девять элементов 2 И, четыре элеиента 2 ИЛИ, первый и второй шинные формирователи, семь триггеров, три блока элементов ИЛИ, пять коммутаторовцентральный процессорный элемент и схему ускоренного переноса, причемвход признаков Ь-го элементарногопроцессора соединен с входом дешифратора, выходы которого подключены кпервым входам соответствунщих элемен-тов 2-2-2-3 ИИЛИ-НЕ, З-ЗИИЛИ-НЕ,4-4 ИИЛИ-НЕ, выходы которых соединены с соответствующими входами элемента 6 И-НЕ, выход которого подключен кпервому входу первого элемента 2 ИЛИ,второй вход которого является входомпризнака первого и второго элементарных процессоров, а выход соединен спервыми входами первого, второго,седьмого, восьмого, девятого элементов 2 И и четвертого элемента 2 ИЛИ,вторые входы которых являются соответствующими входами команд элементарного процессора, выход первогоэлемента 2 И подключен к первым управляющим входам первого и второго шинных формирователей, выход второгоэлемента 2 И подключен к управлянщемувходу центрального процессорного элемента, выход седьмого элемента 2 Исоединен с первыми входами четвертого, пятого и шестого элементов 2 И,выход восьмого элемента 2 И подключенк первым входам первого и пятого коимутаторов, выход девятого элемента 2 Исоединен с первыми входами второго ичетвертого коммутаторов, выход четвертого элемента 2 ИЛИ подключен кпервому входу третьего коммутатора,второй вход которого является входоипризнаков элементарного процессора, 1455344а выход соединен с первым входом вто рого блока элементов ИЛИ, первый,второй и третий выходы второго блока элементов ИЛИ подключены к установоч. ным входам первого, второго и третье.го триггеров соответственно, выходыкоторых соединены с вторыми входами четвертого, пятого и шестого элементов 2 И соответственно, выходы которых подключены к установочным входамчетвертого, пятого и шестого триггеров соответственно, вход-выход данных элементарного процессора соединенс входом данных центрального процессорного элемента и выходом данных .первого шинного формирователя, второй вход которого подключен к выходу данных центрального процессорногоэлемента, вход маски элементарного 2 О процессора явпяется входом маски центрального процессорного элемента, вход и выход переноса которого соединены с выходом и входом схемы ускоренного переноса соответственно, вход 25 данных от (Р)-го элементарного процессора является вторым входом первого коммутатора, выход которого соединен с первым входом первого блока элементов ИЛИ, вход данных от (Р+1)- ЗОго элементарного процессора являетсявторым входом второго коммутатора,выход которого соединен с вторым входом первого блока элементов ИЛИ, вы-ход которого подключен к входу данных от элементарных процессоров цент рального процессорного элемента, входпризнаков от (Р)-го элементарногопроцессора соединен с пятым входомэлемента 4-4 ИИЛИ-НЕ и с вторым вхо Одом пятого коммутатора, выход которого соединен с первым входом третьегоблока элементов ИЛИ, вход признаков от (Р+1)-го элементарного процессорасоединен с шестым входом элемента 45 4-4 ИИЛИ-НЕ, пятым входом третьего элемента 3-ЗИИЛИ-НЕ и вторым входом четвертого коммутатора, выход которого соединен с вторым входом третьего блока элементов ИЛИ, выход которогоподключен к второму входу второгоблока элементов ИЛИ, выход данных наэлементарные процессоры центральногопроцессорного элемента является одноименным выходом элементарного процессора, выход признака центральногопроцессорного элемента соединен сустановочным входом седьмого триггера, прямой выход которого соединен свторыми входами схем 2-2-2-ЗИИЛИНЕ, 3-ЗИИЛИ-НЕ и выходом признаковк элементарным процессорам, инверсный выход седьмого триггера соединенс первыми входами второго и третьегоэлементов ИЛИ, прямой выход шестоготриггера подключен к третьим входамэлементов 2-2-2-3 ИИЛИ-НЕ, первогоэлемента З-ЗИИЛИ-НЕ, первому входувторого шинного формирователя и выходу признаков к элементарным процессорам, инверсный выход шестого триггера соединен с вторыми входами третьего элемента 2 И, третьего элемента 2 ИЛИ и седьмым входом элемента4-4 ИИЛИ-НЕ, прямой выход четвертого триггера подключен к четвертымвходам элементов 2-2-.2-3 ИИЛИ-НЕ,первого элемента З-ЗИИЛИ-НЕ, третьим входам второго и третьего элементов 3-ЗИ"2 ИЛИ-НЕ, вторым входамэлемента 4-4 ИИЛИ"НЕ и второгошинного формирователя и выходу признаков к элементарным процессорам,инверсный выход четвертого триггераподключен к первому входу третьегоэлемента 2 И, выход которого соединенс вторым входом второго элемента 2 ИЛИи пятым входом второго элемента2-2-2-3 ИИЛИ-НЕ, выход пятого триггера подключен к пятому входу первого элемента З-ЗИИЛИ-НЕ, четвертомувходу третьего, третьему входу второго шинного формирователя и выходупризнаков к эпементарным процессорам,выходы второго и третьего элементов2 ИЛИ подключены к третьему и четвертому входам элемента 4-4 ИИЛИ-НЕ.455344 ииа команб посиеднеаа ЗП ар ви а канаю ар качаю а июм манаски ма/7 Р а Ч г У-оа Юьюмнаарюидаанесгаа Я-аа 5 гыпеРОюдИзобретение относится к вычислительной технике и предназначено для ,решения задач методом статистических испытаний.5Цель изобретения " повышение быстродействия.На Фиг.представлена блок-схема вероятностной вычислительной машины; на Фиг. 2 " ассоциативный параллель ,ный процессор; на фиг. 3 - элементарный процессор; на фиг. 4 - датчик случайных чисел; на Фиг. 5 - смесительное устройство; на Фиг. 6 - устройство выборки; на фиг, 7 " датчик 15 случайных чисел с условной вероятностью; на Фиг. 8 - устройство блока памяти констант; на фиг., 9 - вторая схема сравнения;на фиг. 10 - устройство управления; на фиг. 11 - первая 20 схема сравнения; на фиг;. 12 - блоксхема программы решения задачи массо ,вого обслуживания.Вероятностная вычислительная маши" на (ВВМ) содержит датчики 1 случай ,ных чисел, устройство 2 выборки, устройство 3 формирование случайных чисел, ассоциативный параллельный процессор 4, датчик 5 случайных чисел с :условной вероятностью, блок 6 быстро"3 О действующей памяти, арифметическое ,устройство 7, первую схему 8 сравнения, блок 19 памяти констант, сумматор 10, регистр 11, вторую схему 12 сравнения, счетчик 13 числа испытаний и устройство 14 управления.Датчики 1 случайных чисел предназначены для получения случайных чисел с элементарными законами распределения. Устройство 3 формирования слу р чайных чисел служит для получения случайных чисел со сложными законами распределения. Устройство 2 выборки осуществляет управление получением случайных чисел в устройстве 3. Ас социативный параллельный процессор 4 предназначен для одновременного выполнения требуемых вычислительных операций. Датчик 5 случайных чисел сусловной вероятностью предназначен для получения случайных чисел с заданной вероятностью, определяемой условиями решаемой задачи Блок 6 быстродействующей памяти необходимым для хранения результатов, получаемых в арифметическом устройстве 7 и в датчике 5 случайных чисел с условной вероятностью. Арифметическое устрой" ство 7 предназначено для последовательного выполнения арифметических операций с фиксированной запятой. С помощью шинных формирователей, входящих в состав арифметического устройства, осуществляется сопряжение ариФ- метического устройства с другими бло" ками ВВИ. Первая схема сравнения 8 используется для выборочной записи чисел в сумматор 1 О. Блок 9 памяти констант служит для хранения результатов вычислений, Сумматор 10 пред", назначен для получения окончательных результатов вычислений. Регистр 11 служит для хранения числа статистических испытаний, которые необходимо осуществить в соответствии с условия" ми решаемой задачи. Счетчик 13 чиспа испытаний предназначен для счета количества проведенных статистических испытаний. Вторая схема 12 сравнения служит для определения равенства чисел, хранящихся в регистре 11 и в счетчике числа испытаний 13. Устройство 4 управления предназначено для управления работой ВВИ.Ассоциативный параллельный процессор 4 содержит последовательно соединенные многоразрядными шинами и под" ключенные к общим многоразрядным шинам элементарные процессоры 5.Элементарный процессор 15 содержит дешифратор 16, два элемента 2-2-2- ЗИИЛИ-НЕ 17 и 18, три элемента 3- ЗИИЛИ-НЕ9 - 21, элемент 4-4 И 2 ИЛИ-НЕ 22, элемент 6 И-НЕ 23, два элемента 2 И 24 и 25, первый элемент 2 ИЛИ 26, первый шинный формирователь 27, третий элемент 2 И 28, второй 29 и третий 30 элементы 2 ИЛИ, первый триггер 31, четвертый элемент 2 И 32, четвертый 33 и второй 34 триггеры, пятый элемент 2 И 35, пятый 36 и третий 37 триггеры, шестой элемент 2 И 38, шестой триггер 39, второй блок элементов ИЛИ 40, седьмой элемент 2 И 41, седьмой триггер 42, второй шин-. ный Формирователь 43, третий коммутатор 44, четвертый элемент 2 ИЛИ 45, третий блок элементов ИЛИ 46, центральный процессорный элемент 47, схе" му 48 ускоренного переноса, восьмой элемент 2 И, первый коммутатор 50, первый блок элементов ИЛИ 51, второй коммутатор 52, девятый элемент 2 И, четвертый 54 и пятый 55 коммутаторы.Дешифратор 16 предназначен для оп- ределения одного из 1 б признаков:з 14553рядным двоичным кодом, подаваемым нашину признаков. По этим признакамэлементарные процессоры выполняют команды, поступающие на входы, соединенные с шиной, команд.Элементы 17-23 образуют логическуюсхемуопределяющую наличие проверяемых признаков в данном элементарномпроцессоре 15. При наличии в данномэлементарном процессоре 5 проверяемого признака на выходе элемента6 И-НЕ 23 появляется сигнал, который,пройдя через первый элемент 2 ИЛИ 26,включает элементы 2 И 24, 25, 41, 49и 53, которые пропускают сигналы с.входов, подключенньпс к шине команд,благодаря чему этот элементарный процессор может выполнять команды, пода"ваемые на шину команд.Элементы 2 И 24, 25, 41, 49 и 53служат для передачи сигналов с внешних входов элементарного процессора15 на его внутренние элементы тольков случае выполнения в данном элемен"тарном процессоре 15 проверяемых признаков.Элементы 32, 35 и 38 предназначеныдля перезаписи признаков из триггера, 31. в триггер 33, из триггера 34 втриггер 36 и из триггера 37 в триггер 39 по сигналу, поступакщему начетвертый вход элементарного процессора 15,Элемент 2 И 28 предназначен дляпредварительного формирования сигна-:ла выполнения. в элементарном процессоре 15 двух признаков. Элемент 2 ИЛИ26 предназначен для объединения выхо-.да элемента 6 И-НЕ 23 и восьмого вхо 40да элементарного процессора 15.Элементы 2 ИЛИ .29 и 30 предназначе"ны для предварительного формированиясигналов выполнения признаков в элементарном процессоре 5. Элемент 2 ИЛИ45 служит для объединения выхода первого элемента 2 ИЛИ 26 и восемнадцатого входа элементарного процессора 15.Триггеры 3134 и 37 предназначеныдля временного хранения трех призна 50ков в элементарном процессоре 15.Триггеры 33, 36, 39 и 42 предназначены для постоянного хранения .четырех признаков в элементарном процес-:соре 15.Центральный процессорный элемент47 предназначен для выполнения вычис.лительных операций в элементарномпроцессоре. Схема 48 ускоренного пе 44реноса предназначена для ускорения выполнения 1 вычислительных операций и центральном процессорном элементе 47. Первый шинный формирователь 27 предназначен для выдачи данных из центрального процессорного элемента 47 на общую шину данных, второй шинный формирователь 43 - для выдачи признаков, хранящихся в элементарном процессоре 15, на общую шину данньпс. Коммутатор 50 служит для коммутации данных, поступающих от левого соседнего элементарного процессора 15 на вход центрального процессорного элемента 47 данного элементарного процессора 15, коммутатор 52 - для коммутации данных, поступающих от право" го соседнего элементарного процессора 15 на вход центрального процессорного элемента 47 данного элементарного процессора 15, коммутатор 44- для коммутации кода трех признаков, поступающих с шины данных на входы триггеров 31, 34 и 37 элементарного процессора 15, коммутатор 54 - для коммутации кода трех признаков, поступающих от правого соседнего элементарного процессора 15 на вьпсоды триггеров 31, 34 и 37 данного элементарного процессора 15, коммутатор 55- для коммутации хода трех признаков, поступающих от левого соседнего элементарного процессора 15 на входы триггеров 31, 34 и 37 данного элементарного процессора 15. Первый блок элементов ИЛИ 51 предназначен для объединения выходов коммутаторов 50 и 52, второй блок элементов ИЛИ 40 - для объединения выходов блока элементов ИЛИ 46 и коммутатора 44, третий блок элементов ИЛИ 46 - для объединения выходов коммутаторов 54 и 55.Каждый датчик 1 случайных чисел содержит блок 57 микропрограммного управления, первый выход которого соединен с входом постоянного запоминающего устройства (ПЗУ) 56, первый выход которого подключен к перво" му входу блока 57 микропрограммного управления, а второй его выход соеди. нен с первым входом центрального про" цессорного элемента 58, второй вход которого соединен с вторым выходом блока 57 микропрограммного управления, а его висод подключен к второму входу блок а 5 7.Устройство 3 состоит из нескольких шинных формирователей 59, выходы1455344 устройства 88, выход которого подклю" чен к первому входу блока 91 микропрограммного управления, второй вход которого соединен с выхоДом первого мультиплексора 90, третий вход под" ключен к выходу второго мультиплексора 92, четвертый вход соединен с первым выходом ПЗУ 94, первый выход подключен к второму входу первого шинного формирователя 89, второй выход соединен с входом ПЗУ 94, второй выход соединен,с первым выходом ОЗУ.87, третий выход подключен к третьему входу первого шинного формирователя 89, четвертый выход соединен с первым входом второго шинного формирователя 93, пятый выход подключен к второму входу второго шинного формирователя 93, шестой выход соединен с первым входом третьего шинного формирователя 95, седьмой выход подключен к первому входу элемента 2 И 98 (выход которого соединен с третьим входом второго мультиплексора 92), восьмой выход соединен с первым входом пятого шинного формирователя 97, девятый выход подключен к вторым входам третьего 95, четвертого 96 и пятого 97 шинных формирователей, десятый выход соединен с первым входом четвертого шинного формирователя 96, а одиннадцатый выход подключен к первому входу второго мультиплексора 92, второй вход которого соединен с выходом первого шинного формирователя 89, первый вход которого подключен к второму входу ОЗУ 87, выход которого соединен с входом первого мультиплексора 90.Первая схема 8 сравнения содержит шинный формирователь 99 и схему 100 совпадения, первые входы которых соединены, а выход схемы 100 .совпадения соединен с управляющим входом шннного формирователя 99.Дпя одновременного выполнения ко" манд в ВВМ введен ассоциативный параллельный процессор. В ряде задач (в таких, как расчет систем массового обслуживания или определение кри" тичности ядерных реакторов) статистические испытания зависимы, поэтому их нельзя выполнять одновременно. В таких задачах, ускорения выполнения программы возможно лишь за счет одновре" менного выполнения команд при выполнении одного статистического испытания. В ряде других задач, решаемых методом статистического моделировакоторых соединены с входом М цент-,рального процессорного элемента 60Устройство выборки 2 содержиттриггер 62, прямой выход которого5подключен к входу второго шинногоформирователя 64, а инверсный выходсоединен с водом первого шинногоформирователя 63, выход которого под"ключен к входу регистра 61. 1 ОДатчик случайных чисел с условнойвероятностью 5 имеет блок 65 микропрограммного управления, первый входкоторого соединен с первым выходомцентрального процессорного элемента 1566, второй вход подключен к первомувыходу ПЗУ 67, а выход соединен спервым входом ПЗУ 67, второй выходкоторого подключен к входу центрального процессорного элемента 66, а; 20второй вход соединенс вторым выходомцентрального процессорного элемента 66,Блок 9 памяти констант содержитПЗУ 69, вход которого подключен к вы" 25ходу блока 68 микропрограммного управления, первый выход соединен свходом блока 68 микропрограммного уп"равления, а второй выход подключен квходу оперативного запоминающего 30устройства (ОЗУ) 70.Вторая схема 12 сравнения содержитпервый 71 и второй 73 элементы -"К 155 ЛИ 1, выходы которых соединены свходами первого элемента К 155 ЛЛ 72,третий 75 и четвертый 77 элементыК 55 ЛИ 1, выходы которых подключены квходам второго элемента К 155 ЛЛ 1 76,пятый 79 и шестой 81 элементыК 155 ЛИ 1, выходы которых соединены с ,щвходами третьего элемента К 155 ЛЛ 80,седьмой 83 и восьмой 85 элементы, К 155 ЛИ,выходы которыхподключены квходам четвертого элемента К 155 ЛЛ 184, причем выходы первого 72 и второ Вго 76 элементов К 155 ЛЛ соединены свходами первого элемента КМ 155 ЛР 4 74,а выходы третьего 80 и четвертого 84элементов К 155 ЛЛ 1 соединены с входами второго элемента КМ 155 ЛР 4 82, выход которого подключен к первому входу элемента 2 И 8, второй входкоторого соединен с выходом первого элемента КМ 155 ЛР 4 74, Элемент 2 И 8 выполнен на микросхеме К 155 ЛИ 1. 55Устройство 14 управления содержитгенератор 86 синхроимпульсов, выходкоторого соединен с входом многофункционального синхронизирующегору 4, соответствует некоторое сочетание признаков К команда записывается в виде Р (К;).Исходные данные для проведения каждого статистического испытания являются случайными величинами, которые генерируются датчиками 1 случайных чисел. Каждый датчиквырабатывает числа со: своим законом распределения. В каждом датчике 1 хранится своя микропрограмма вычисления чисел с требуемым законом распределения, которая записана в ПЗУ 56 С начала вычислений блок 57 микропрограммного управления, входящий в состав датчика 1 случайных чисел, начинает последовательно считывать микрокоманды микропрограммы,; записанной в ПЗУ 56, и выполнять их в центральном процессорном элементе 58. В результате выполнения этой микропрограммы в центральном процессорном элементе 58 образуется случайное число, которое поступает на вход соответствующего шинного формирователя 59 смесительного устройства 3. Шинные формирователи 59 смесительного устройства 3 управляются сигналами с выхода регистра 61, входящего в состав устройства 2 выборки. При поступлении включающего сигнала от устройства 2 выборки соответствующий шинный формирователь 59, входящий в состав устройства 3, пропускает случайное число от датчика 1 случайных чисел на вход центрального процессорного элемента 60 смесительного устройства 3. От первого 63.,или второго 64 шинного формирователя, входящего в состав устройства 2 выборки, на вход центрального процессорного элемента 60 смесительного устройства 3 поступают микрокоманды, которые выполняют операции в этом центральном процессорном элементе 60 над случайными числами, поступакицими от датчиков 1, благодаря чему образу" ются случайные числа с заданными законами распределения, которые из центрального процессорного элемента 60 подаются в требуемый блок вычислительной машины.Сигналы, поступающие из регистра 61 устройства 2 выборки в смесительное устройство 3, записываются в этом регистре 61 из устройства 14 управления вычислительной машины. Триггер 62 предназначен для включения требуемого шинного формирователя устройства 2 7 1455344 ния (в таких, как, например, вычисление определенных интегралов в шумах) статистические испытания независимы и их можно осуществлять одно временно. Одновременность выполнения статистических испытаний определяет возможность распареллеливания про.- грамм решения таких задач и возможность ускоренного их решения на .ВВИ 10 как за счет одновременного выполнения команд программы одного статистического .испытания, так и за счет одновременного выполнения программ нескольких статистических испытаний. 15Рассмотрим подробнее процесс решения задачи массового обслуживания методом статистических испытаний на ВВМ на примере вычисления функции распределения времени ожидания канала 20 связи абонентами телефонной сети и функции распределения времени занятия каналов связи, если известно число абонентов их обслуживания, вероятностные характеристики потока заявок 25 от абонентов на обслуживание, число каналов связи и структура сети связи. Программа решения такой задачи на ВВМ приведена на фиг. 12. Эта программа является циклической. Число циклов, 30 выполняемых в соответствии с программой, равно числу статистических испытаний. В этой программе имеются части, которые можно выполнять одновременно, а именно, команды Р, записанные в одной строке какого-либо блока программы, выполняются одновременно. Команда Р, записанная в фигурных скобках, означает, что это макрокоманда,т.е. что она эквивалентна не 1скольким одинаковым командам Р, выполняемым одновременно. Число команд Р, выполняемых одной макрокомандой Р 3, зависит от конкретных условий решаемой задачи, т.е. от числа кана лов связи, от числа узлов. связи, от структуры сети связи и т.п. Кроме того, в программе содержатся команды Р и Р, которые являются макрокомандами, поскольку они эквивалентны 50 нескольким командам Р. Команды, составляющие макрокоманду, выполняются одновременно несколькими элементарными процессорами 15, обладающими одинаковыми сочетаниями признаков К;. 55 Поэтому в программе решения задачи массового обслуживания каждой команде или макрокоманде, относящейся к ассоциативному параллельному процессо 9 14выборки. На вход первого шинного формирователя 63 поступают микрокомандыиз арифметического устройства 7, ана вход второго шинного формирователя64 и на вход триггера 62 поступаютмикрокоманды от устройства 14. Мик"рокоманды, поступающие из арифмети ческого устройства 7 или из устройства 14, составляют микропрограммуполучения случайных чисел с требуемымзаконом распределения.Датчик 5 случайных чисел с условной вероятностью вырабатывает случайные числа с условной вероятностью всоответствии с микропрограммой, хра 1нящейся в ПЗУ устройстве 67, входящем в состав этого датчика 5. С нача.лом вычислений блок 65 микропрограммного управления, входящий в составдатчика 5, начинает последовательносчитывать микрокоманды микропрограммы, записанной в ПЗУ 67, и выполнятьих в центральном процессорном элементе 66. При этом используется числа,,хранящиеся в блоке 6 быстродействую, щей памяти. В результате выполненияэтой микропрограммы в центральномпроцессорном элементе 66 образуетсяслучайное число, которое затем переписывается в блок 6 быстродействующейпамяти.Программа описанной задачи выпол; няется в основном в ассоциативном па раллельном процессоре 4. В конце каж дого цикла программы полученные ре зультаты из ассоциативного параллельного процессора 4 по шине данных по; ступают на вход первой схемы 8 сравнения, которая пропускает эти результаты , в сумматор 10, если выполняетсятребуемое соотношение между этими результатами и данных, хранящимися вблоке 9 памяти констант. В сумматоре 10 при необходимости эти результа"ты могут быть преобразованы, Из сумматора 10 попученные результаты записываются в блок 9 памяти констант.Таким образом происходит накопле"ние результатов статистических испытаний,В процессе выполнения программырешения задачи осуществляется подсчетколичества проведенных статистических испытаний. При этом в регистре 11должно быть записано число статистических испытаний; которое необходимоосуществить, а в счетчике 13 числаиспытаний хранится число проведенных 55344 10статистических испытаний, котороеувеличивается на единицу в началекаждого цикла выполнения программы.Если в счетчике 13 числа испытанийменьше числа, записанного в регистре11, то выполнение программы продолжается, если же числа станут равными,то выполнение программы прекращается.10 Работа ВВМ начинается с включением напряжения питания, при этом,запускается генератор 86 синхроимпульсов, который через многофункциональное синхронизирующее устройство 15 88 переводит блок 91 микропрограммного управления устройства 14 управления в режим ожидания исполнения команд. С внешнего устройства ввода-вывода через первый мультиплексор 90 в 20 блок 91 микропрограммного управления,входящий в состав устройства 14, поступает команда записи программы решения задачи в ОЗУ 87 устройства 14.При этом блок 91 микропрограммного 2 Б управления находит в ПЗУ 94 устрой-.ства 14 программу управления записьюпрограммы в ОЗУ 87 и начинает ее выполнять. В процессе выполенния этойуправляющей программы команды, посту пающие с внешнего устройства вводавывода, записываются в ОЗУ 87, В результате выполнения управляющей программы в ОЗУ 87 оказывается записанной программа решения требуемой зада чи массового обслуживания, а блок 91оказывается в состоянии ожидания прихода следующей команды с внешнегоустройства ввода-вывода;Чтобы начать выполнение программы 40 решения задачи массового обслуживанияс внешнего устройства ввода-вывода,в блок 91 микропрограммного управления устройства 14 поступает команданачала выполнения этой программы, за писанной в ОЗУ 87. При этом блок 91микропрограммного управления начинает последовательно считывать микрокоманды соответствующей микропрограммы, записаннои в ПЗУ 94, Эти микроко манды поступают на вход арифметического устройства 7, в котором в результате выполнения этих микрокомаидзаписывается адрес первой командыпрограммы решаемой задачи, который 55 поступает на адресный вход ОЗУ 87.Эта первая команда, считанная из ОЗУ87 через первый мультиплексор 90,поступает на вход блока 91 микропрог-,раммного управления, который при этом1455344 12 начинает последовательно считывать изПЗУ 94 микропрограмму, соответствующую поступившей команде. Эти микрокоманды через соответствующие шинныеформирователи поступают на вход арифметического устройства 7, либо навходы других блоков вычислительноймашины и выполняются ими. С окончанием выполнения последней микрокоманды 10микропрограммы в арифметическом устройстве 7 формируется адрес следующейкоманды, причем эта команда поступаетна вход блока 9. Процесс, описанныйранее, повторяется, 5Каждая микрокоманда, считываемаяиэ ПЗУ 94 содержит четыре поля команд, поле признаков, два поля маски,поле коммутаторов, поле арифметического устройства, попе ОЗУ иполе операционных устройств.; Каждое поле команд содержит код микрокоманды центрального процессорного элемента 47элементарного процессора 15 и ход режима элементарного процессора 15. Такая структура микрокоманды обеспечивает одновременное выполнение операций в ассоциативном устройстве и либо в устройстве выборки, либо в счетчике, либо в табпице, причем в ассоциативном параллельном процессоремогут одновременно выполняться несколько команд,Если микрокоманда используется дляуправления устройствами вычисйительной машины за исключением управленияассоциативным параллельным процессором 4, то она содержит в поле операционных устройств команду управлениятребуемым устройством вычислительноймашины, а в поле управления коммутаторами содержит код, при которомвключен либо третий 95, либо четвертый 96, либо пятый 97 шинный формирователь, пропускающий код команды на 45вход соответствующего устройства вы 4числительной машины. Этот код записан в поле операционных устройств. Если микрокоманда, считываемая иэ ПЗУ 94, предназначена для управления работой арифметического устройства 7, то она в поле арифметического устройства содержит код нужной микрокоманды, а во втором поле маски содержит требуемый код маски. При поступлении этих кодов на вход арифметического устройства 7, последнее выполняет требуемую микрокоманду. При вычислениях ассоциативного параллельного процессора 4 используетсяполе коммутаторов, четыре поля команд, поле признаков и два поля маски. Коды, записанные в этих полях,поступают в ассоциативный параллельный процессор 4 на входы его общихшин через второй шинный формирователь 93, поскольку в поле коммутаторов.записан код, открывающий этотформирователь 93, причем на каждуюиз четырех шин команд подается кодсоответствующего поля команд, на ши.ну признаков подается код поля призна ков,а на шину маски подается первоеполе маски,Каждый элементарный процессор 15может осуществлять следующие семьвидов операций:Б, - прием информации с общей шиданных 1Б - выдачу информации на общуюшину данных;Б - прием информации от левого3соседнего элементарного процессора15Б 4 - прием информации от правогососеднего элементарного процессора15;Б - выдачу информации в левый иправый соседние элементарные процессоры 15;Б - внутренние операции;Б - перезапись признаков.Для осуществления всех этих операций необходимо включить требуемыеэлементарные процессоры 15, для чегокаждая микрокоманда должна содержатьв поле признаков код признаков, выполняющихся в требуемых элементарныхпроцессорах 15. Код, устанавливаемыймикрокомандой на шине признаков, подключает элементарные процессоры 15,в которых выполняются эти признаки,к общим шинам ассоциативного параллельного процессора 4. Это подключе- .ние элементарных процессоров 15 осуществпяется благодаря тому, что пятыевходы всех элементарных процессоров15 соединены с шиной признаков. Кодпризнаков, появляющихся на пятом входе элементарного процессора 15, поступает в устройство проверки выполнения признаков в данном элементарномпроцессоре 5, которое выполнено надешифраторе 16, на первом 17, втором18, третьем 9, четвертом 20, пятом21 и шестом 22 элементах и на элемен 14те 6 И-НЕ 23 Если проверяемые признаки выполняются, то на выходе элемента 2 ИЛИ 26, с выхода которого сигнал проходит на управляющие входы элементов 2 И 24, 25, 41, 49 и 53 и на второй вход элемента 2 ИЛИ 45, в результате чего эти элементы оказываются вовключенном состоянии и пропускают на свои выходы сигналы, поступающие на их входы с общих шин ассоциативного параллельного процессора, При этом код микрокоманды центрального процессорного элемента 47 с седьмого входа элементарного процессора через второй элемент 2 И 25 проходит на вход центрального процессорного элемента 47, который выполняет эту микрокоманду. Если с общей шинш команд подается сигнал на восьмой вход элементарного процессора 15, то этот сигнал поступает на те же логические элементы, что и сигнал с выхода элемента 6 И-НЕ 23 в предыдущем случае. При этомэлементарный процессор 15 может также участвовать в вычислительном про;цессоре. Если проверяемые признакине выполняются ипи на пятый вход элементарного процессора 15 сигнал не подается) то на управляющие входыэлементов 2 И 24, 25, 41, 49 и 53 ина втброй вход четвертого элемента2 ИЛИ 45 сигнал не поступает, они ока"зываются в выключенном состоянии иданный элементарный процессор 15 ввычислительном процессе не участвует.Коды признаков, возникан)щие на шине признаков поступают на все эле),ментарные процессоры 15. Посколькупроверяемые признаки могут выполнять"ся в нескольких элементарных процессорах 15, то команды, поступающие нашины команд, могут выполняться одновременно несколькими элементарнымипроцессорами 15. Наличие в ассоциативном параллельном процессоре 4 двухшин команд, к первой из которых подключены элементарные процессоры 15 снечетными номерами, а ко второй шине - элементарные процессоры 15 с.четными номерами, позволяет нескольким элементарным процессорам 15 с нечетными номерами, в которых выполняется проверяемый признак, одновременно выполнять одну и ту же операцию,в то время как элементарные процессоры 15 с четными номерами, в которыхвыполняется тот же, признак, могут вто же время одновременно выполнять 55344 14другую операцию, Кроме того, поскольку в схеме ассоциативного параллельного процессора 4 имеются шины команднулевого и последнего элементарныхпроцессоров 15, то одновременно с выполнением двух операций двумя группами элементарных процессоров 15 первыйи последний элементарные процессоры 10 15 могут выполнять еще два другиеразличные операции.В процессорах 4 могут проверятьсяследующие сочетания признаков:К, - номер элементарного процессо ра 15 четный и в нем выполняется 1-йпризнак;К - номер элементарного процессора 15 нечетный и в нем выполняется1-й признак;20 К " номер элементарного процессо 3ра 15 четный и в нем выполняется 1-йи 4-й признаки;К 4 - номер элементарного процессора .15 нечетный, и в нем выполняются1-й и 4-й признаки;К - выполнение в элементарномпроцессоре 15 1-го и 3-го признаков;К - номер элементарного процессо-ра 15 четный и в нем выполняется 2-й 30 признак;К - номер элементарного процессора 15 нечетный и в нем выполняется2-й признак;К - номер элементарного процессо ра 15 четный и в нем выполняются 2-йи 4-й признаки;Кз - номер элементарного процессора 15 нечетный и в нем выполняются2-й и 4-й признаки;40 К) - выполнение в элементарномпроцессоре 15 2-го и 4-го признаков;К - выполнение в элементарномпроцессоре 15 2-го и 3-го признаков;К, - выполнение в элементарном 45 процессоре 15 4-го признака, а в правом соседнем элементарном процессоре15 - невыполнение 4-го признака;К, - невыполнение в элементарномпроцессоре 15 4-го признака и выпол кение 4-го признака в левом соседнемэлементарном процессоре 15;К - невыполнение 4-го признака вФэлементарном процессоре 15 и выполнение 4"го признака в правом соседнемэлементарном процессоре 15;К, - выполнение в элементарном1процессоре 15 4-го признака;К, " невыполнение в элементарномпроцессоре 15 четырех признаков;К - номер элементарного процес сора 15 равен 1;К - номер элементарного процессо. ра 15 равен 2 иК, - номер элементарного процессора 15 максимален.В каждом элементарном процессоре 5 для хранения 1-го признака предусмотрены 33 триггеры 31 и 34, для 10 хранения 2"го признака - триггеры 34 и 36, для хранения 3-го признака- триггеры 37 и 39 и для хранения 4-го признака - триггер 42. Единичное состояние триггера свидетельствует о на личин соответствующего признака, а нулевое состояние триггера свидетельствует об его отсутствии. Наличие признаков проверяется по состоянию триггеров 33, 36, 39 и 42, выходы ко торых подключены к входам, логических элементов 1 7-22 проверки выполнения перечисленных выше сочетаний признаков. При выполнении проверяемого сочетания признаков на выходе элемента 26 6 И-НЕ 23 появляется сигнал. Триггеры 31, 34 и 37 предназначены для предварительного хранения первых трех признаков, которые в дальнейшем могут быть переписаны э триггеры 33, 36 и ЗО 39. На входы элементов 21 и 22 поступает сигнал 4-го признака с правого соседнего элементарного процессора 15, а на вход элемента 22 - сигнал 4-го признака с левого соседнего эле- З 5 ментарного процессора 5 .В элементарном процессоре 15 могут выполняться шесть операций;В любом элементарном процессоре 15 операции приема информации с общей 40 шины могут выполнять как регистры центрального процессорного элемента 47, так и триггеры 31, 34 и 37. Для осуществления операции приема информации с общей шины данных устройство 4 б управления 4 выдает в элементарньй процессор 5 микрокоманду, содержащук в поле коммутаторов код, включающий второй шинный формирователь 93 устройства 14 управления, через который щ четыре поля команд, поле маски и попе признака подаются на соответствующие общие шины ассоциативного параллельного процессора. При этом в попе команды, которое подается на общую шину команд, соединенную с требуемым элементарным процессором 15, записано семь разрядов микрокоманды приема информации с второго входа центрального процессорного элемента 47 в его аккумулятор и регистр. Благодаря тому, что в поле признаков микрокоманды устройства управления 14 записан код признаков, выполняющихся в данном элементарном процессоре 5, элемент 2 И 25 открыт и микрокоманда приема информации проходит с седьмого входа элементарного процессора 15 и поступает через второй элемент 2 И 25 на вход центрального процессорного элемента 47 и выполняется им. Записываемая информация при этом поступает на второй вход центрального процессорного элемента 47 с девятого входа-выхода элементарного процессора 15. В первом поле маски микрокоманды устройства управления 14, которое с общеи шины маски поступает на одиннадцатый вход требуемого элементарного процессора 15 и далее на пятый вход центрального процессорного элемента 47, записан код, осуществляющий требуемое маскирование информации. Если триггеры 31, 34 и 37 в то же время необходимо записать код признаков с общей шины, то в поле команд, которое подается на требуемый элементарный процессор 15, записывается код режима элементарного процессора 5, содержащий в разряде, который поступает на восемнадцатый вход требуемого элементарного процессора 15, единицу, а в остальных разрядах, которые подаются на четвертый, шестой, двенадцатый, пятнадцатый входы, - нули. Этот единичный сигнал, подаваемый на восемнадцатшй вход элементарного процессора 15 поступает на первый вход элемента 2 ИЛИ 45 и на управляющий вход коммутатора 44, включая его.Тогда код признаков с общей шины через коммутатор 44 поступает на первый вход схемы 40 объединения, проходит ее и поступает на входы триггеров 31, 34 и 37 признаков, в которых он записывается. Если в триггеры признаков записывать информацию не нужно, то во всех разрядах кода режима элементарного процессора 15 записываются нули.В любом элементарном процессоре для выполнения операции 8 , т.е. для осуществления выдачи информации на общую шину данных, необходимо, чтобы устройство 14 управления выдало микрокоманду, которая должна содержать в поле коммутаторов код, включащций