Устройство для контроля блоков управления

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 09) (11 650 51) 4 С 06 Е 11/О ПИСА БРЕТЕН ЕТЕЛЬСТВ А ВТОРСКОМУ 983(54) УСТРО УПРАВЛЕНИЯ (57) Изобр тике и выч воляет рас устройствления (БУ) можности к ОКОВ СТВО ДЛЯ КОНТ ить область при нения управ ля контроля блок за счет обеспече я во )х БУ роиствэультатроля параллельн бности. фар 1 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56) Авторское свидетельство СССР)11 1187167, кл. С 06 Р 11/00, 1984.Авторское свидетельство СССРМ 1 1128258, кл. Г 06 Е 11/00, 1 тение относится к автома слительной технике и поз величения контролирующеи сп Устроиство для контроля БУ содержитрегистры 1 и 2, группы элементов И4,8 и 10, ИЛИ 7 и НЕ 9, элемент ИСКЛЮЧАЮП 1 ЕЕ ИЛИ 13, блок коммутации 14,триггеры результата контроля 6 и 11,группу триггеров 3, элементы ИЛИ 5 и12. Устройство осуществляет контрольсоответствия сигналов, параллельнопоступающих от БУ, допустимому множеству сигналов, набору логическихусловий и требуемому порядку следования. Каждая ячейка устройства,включающая триггер группы триггеров, элементы И, ИЛИ, НЕ, при поступлении соответствующего контролируемого сигнала вырабатывает в зависимости от состояния подмножества триггеров и теку- фщих значений логических условий сигнал подтверждения либо сигнал ошибки. ф фНаличие таких сигналов в ячейках уста фиксируется триггерами рета контроля. 1 з,п, ф-лы, 8 ил.1365086 17 18 Риг,2 пы, вторые входы элементов ИЛИ с второй по (1+1) -ю групп образуют входнуюшину настройки -го управляемого коммутатора первой группы, причем д-йуправляемый коммутатор второй группысодерлщт первую и вторую группы из вэлементов И (ш 4 1), группу из п элементов ИЛИ, выходы элементов И первойгруппы соединены с первыми входами 10соответствующих элементов И второйгруппы, вторые входы которых образуютвходную информационную шину д-го управляемого коммутатора второй группы,выходы элементов И второй группы образуют выходную шину д-го управляемого коммутатора второй группы, входы/-го элемента И первой группы И=1,ш)соединены с выходами элементов ИЛИУ-й группы, первые входы элементовИЛИ с первой по в-ю групп образуютвходную шину управления д-го управляемого коммутатора второй группы, вторые входы элементов ИЛИ с первой пош-ю групп образуют входную шину настройки д-го управляемого коммутаторавторои группы.1 Зб 5086 1 хк Зк хк исх ооиооооа ноооаоооао аоооооаооа ооопаоаоао тюаоооф отаоаа 1 омооаоа Ооооооааоо 72245 б 769 000000000 000000000 оооооо 000 а ОООООООООО юоооаооооООООООООООЮООООГоооооооо ооооооо вооаооо оойооо оооооооао ооооцооою оооОооио юаоаой 7 й оооооооооо1365086 Составитель Д. ВанюхТехред Л. Сердюкова Корректор С.Черни Редактор Н. Егорова Заказ 6611 2 Тираж 704ВНИИПИ Государственного комитетпо делам изобретений и открыт 113035, Москва, Ж, Раушская на ПодписноеСР 4/ изводственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 1365086Изобретение относится к вычислительной технике и предназначено дляиспользования в системах контроляправильности функционирования блоковуправления параллельных ЭВМ,Целью изобретения является расширение области применения за счет обеспечения возможности контроля блоковуправления, реализующих алгоритмы с 10различной степенью параллелизма, ирасширение класса обнаруживаемых дефектовНа фиг. 1 представлена схема устройства; на .фиг, 2 - микропрограмма 15работы ячейки; на фиг. 3 - примерконтроля параллельного алгоритма управления по заданной операторной схеме; на фиг. 4 - вариант выполненияблока коммутации; на фиг, 5 - пример 20контроля блока управления по заданнойинформационно-логической схеме алгоритма; на фиг, 6 - пример контроля1конвейерного управления; на фиг. 7схемы управляемых коммутаторов; нафиг, 8 - пример настройки управляемыхкоммутаторов.Предлагаемое устройство содержитпервый регистр 1, второй регистр 2,группу триггеров 3.1-3,Р., первую 30группу элементов И 4. 1-4.1, первыйэлемент ИЛИ 5, первый триггер результата контроля 6, группу элементов ИЛИ7. 1-7,Е, вторую группу элементовИ 8.1-8.К, группу элементов НЕ 9. 19,1, третью группу элементов И 10.110.1, второй триггер результата контроля 11, второй элемент ИЛИ 12, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 13, блок 14 коммутации, содержащий первую группу управляемых коммутаторов 15.1-15,1, втовторую группу управляемых коммутаторов 16.1-16.1 и регистр 17 настройки,вход 18 контролируемых сигналов, вход19 логических условий, первый вход 20 45синхронизации, второй вход 21 синхронизации, вход 22 сброса устройства,выходы информации о результате контроля, ошибки и подтверждения соответственно 23, 24 и 25 устройства.50Схема варианта выполнения блокакоммутации (фиг. 4) содержит шину 26единичного потенциала, шину 27 управления, первую и вторую информационные входные шины 28 и 29, выходныеинформационные шины 30-51, элементыИ 52-55.Управляемый коммутатор первойгруппы 15, (фиг. 7 а) содержит первую группу элементов ИЛИ 56.1-56.1, вторую группу элементов ИЛИ 57.1-57.п,последнюю группу элементов ИЛИ 58,158.п, группу элементов И-НЕ 59.1-59.1входную информационную шину 60, выходную шину 61 и входные шины управления 62 и настройки 63,Управляемый коммутатор второйгруппы 16,1 (фиг. 7 б) содержит вторуюгруппу элементов И 64,1-64.ш, первуюгруппу элементов ИЛИ 65.1-65,п, последнюю группу элементов ИЛИ 66.166.п, первую группу элементов И 67.167,ш, входную информационную шину 68,выходную шину 69 и входные шиныуправления 70 и настройки 71,Назначение основных узлов устройства следующее,Регистр 1 служит для приема и хранения поступающих от контролируемогоблока управления значений признаковинициации команд - контролируемых.ф 1 1 11 осигналов - вектора а = аа",а4где а = 1 (д-я команда инициирована) или О, причем выход д-го разрядарегистра 1 подключен к первому входуэлемента И 4Регистр 2 предназначен для приема и хранения поступающих от объекта управления (например,процессоров ЭВМ) значений условийпротекания процесса вычисления - век+тора Р = Р, ,Р Р , где Р, = 1или О. а также для управления блокомкоммутации 14 и элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 13.Триггеры 3.1-3,Е служат для отображения процесса поступления контролируемых сигналов от блока управления (хранения "истории" управления),являясь внутренней памятью устройствас вектором состояния С = С, СС,1где С - состояние триггера 3 Элементы И 4.1-4.1 предназначенные для проверки условия возможности инициирования команд: формирования сигналов подтверждения правильности инициирования команд - вектора а " = а"11 л аа на выходе 23, где а, = 1 или 0 соответственно при подтверждении и неподтверждении, и перевода при этом триггеров 3.1-3.1 в новые состояния.Элемент ИЛИ 5, триггер 6, элементы ИЛИ 12 и ИСКЛЮЧАЮЩЕЕ ИЛИ 13 служат для формирования на выходе 24 сигналаФ ошибки при наличии дефекта в управлении процессом вычисления,а"=1, С =О, (1) а С.Е, = 1 условие формирования сигнала ошибки: а,(С ч й,)=а .(С,Е,) = 1 = ) й; = 1,(2) условие перевода в состояние "1"ячейки: 55(3) е С; сфор С, Г, = 1 = С; = 1 причем анализируемое значени мировано в предыдущем такте. Триггер 11 служит для формирования на выходе 25 сигнала наличия хотя бы одной подтвержденной команды.Элементы ИЛИ 7.1-7.1 и элементы И 8.1-8,1 предназначены для перевода триггеров 3.1-3.Е иэ состояния "0" в состояние "1" в процессе работы устройства.Элементы НЕ 9,1-9.1 и элементы О И 10.1-10.1 служат для формирования вектора сигналов ошибки о = с 1,с 1 . д при инициации соответствующих команд и невыполнении условий возможности инициации, т.е. при дефекте в 15 потоке управления.Блок 14 коммутации предназначен для условно зависимой (от вектора Р) коммутации инверсных выходов триггеров 3,1-3.1 (элементов множества 20 С;) и выходов элементов И 4.1-4.1 (элементов множества а,) соответственно на входы элементов И 4,1-4,Е и элементов ИЛИ 7,1-7.1, обеспечивая взаимодействие ячеек устройства25Устройство функционирует следующим образом.Блоки 3.1, 4.д, 7.д, 8., 9.ь. и 1 О, образуют -ю ячейку устройства, функционирующую согласно фиг. 2, где 30 С- состояние триггера 3.; а- состояние д-го разряда регистра 1; а ", - состояние выхода элемента И 4,д;Й, - состояние выхода элемента И 1 О.; Г, - конъюнкция сигналов на группе входов элемента И 4.ь, подключенных к блоку 14, называемая функциНей возможности; Г, - дизъюнкция сигналов на входах элемента ИПИ 7.д, называемая функцией готовности, причем Е = Г, ( СР, и Г . =Г;(1 а", , Р), что задается реализацией и или настройкой блока 14 коммутации.Таким образом, условие возможности инициации и подтверждения правильнос ти для д-й команды имеет вид:После включения устройства в работу на вход 22 подается сигнал сброса в исходное, переводящий триггеры 3,1 - 3.с, триггеры 6 и 11 и регистры 1 и 2 в нулевое, а триггер 3.1 с, соответствующий команде "Начало" - в единичное состояние.Очередной запуск устройства осуществляется при выработке блоком управления очередной группы команд и поступлении на вход 18 устройства их признаков, при этом в регистры 1 и 2 по импульсу на входе 20 (т.е. в первом микротакте) записываются текущие векторы аи Р.Те ячейки, для которых выполняются условия (1) или (2), формируют сигналы подтверждения или ошибки, Затем на входе 21 формируется импульс синхронизации (второй микротакт), при этом те ячейки, для которых выполняются условия (1) или (3), переходят в новые состояния, а триггеры 6 и 11 формируют соответственно на выходах 24 и 25 сигнал ошибки: М0 = (Ч с) Ч м а") О+ Р,)(5) П=Ч а",единичные значения которых говорят соответственно о наличии дефекта в блоке управления и наличии хотя бы одной подтвержденной команды, причем Р, - условие нахождения блока управления в состоянии прерывания/останова (Р, = 0) или работы (Р, = 1), значение которого поступает на второй вход элемента ИСКЛЮЧАЮЦЕЕ ИЛИ 13.В основе функционирования устройства лежит принцип алгоритмического контроля - отслеживания соответствия потока команд на выходе контролируемого блока управления заданной структуре алгоритма вычислений. Алгоритм характеризуется множеством участвующих команд и отношениями порядка между ними и описывается схемой, определенной на множестве операторов 1 а (преобразователей, т.е. команд обработки данных, и распознавателей,т,е. команд передачи управления), среди которых выделен начальный и конечный операторы. В операторных схемах алгоритмов (схемах с заданным управлением, например, изображенных нафиг. За) оператору а предписывает 1ся выполнение после выполнения неко 40 такта от сигналов подтверждения других торого множества предшественников ипри соответствующем значении логи 5ческих условий. В информационно-логических схемах алгоритмов (схемах вычислений или схемах без заданногоуправления, например, изображенныхна фиг. 56) указывается, что а. может потенциально выполняться послевыполнения соответствующих предшественников (информационных и логических) и условий. В общем случае команда с меткой а; (оператор а,) можетбыть инициирована, если выполнены всекоманды, являющиеся ее предшественниками в информационном, логическом иконкуренционном смысле, и имеют соответствующие значения условия протекания процесса вычислений.При выработке блоком управленияпотока команд возможны следующие типыдефектов:1) инициированная команда не входит 25в множество команд, использующихся вданном алгоритме вычислений;2) инициированная команда нарушаеттребуемый порядок следования командпри данном вычислении; 303) в отсутствие прерывания/остановане вырабатывается ни одна команда("зависание управления);4) при прерывании/останове продолжается инициация команд;355) многократное ложное инициированиекоманды ( залипание ).Устройство обладает возможностьювыявления дефектов всех перечисленных типов,Дефекты типа 1 выявляются путемзадания Г = О (реализацией или настройкой блока 14 коммутации для ячеек,соответствующих командам, не участвующим в данном алгоритме, Тем самымобеспечивается невозможность их перевода в состояние готовности при контроле алгоритма,Дефекты типа 3 и 4 выявляются всоответствии с выражениями (4) и (5)блоками 5, 12 и 13.Дефекты типа 5 обнаруживаютсявследствие такой органиэации функционирования ячеек, что после подтверждения команды она обязательно переходит из состояния "1" в состояние "О"и может перейти в состояние "1" только во втором микротакте следующего команд. При этом для кратного выполнения команд осуществляют присвоениеим отличающихся меток в соответствиисо схемой алгоритма либо, по возможности, организуют цикл со счетом пов 1торений,Для выявления дефектов типа 2 позаданной схеме алгоритма для каждогооператора схемы определяют функцииМГ, и Г;, указывающие, при какихусловиях 1-я ячейка устанавливаетсяв "1" и после каких условий она может подтвердить правильность инициации команды и перейти в "О",Устройство реализует проверку спусковых функций для каждой команды,причем в отличие от известного применения спусковых функций и асинонныхсхем программ, осуществляется их использование в целях контроля, В устройстве проверка спусковых функцийреализуется (интерпретируется) элементами 4.1-4., состояние управляющих переменных - триггерами 3.1-3.1,установка управляющих переменных всоответствующие состояния - сигналаПми а; в зависимости от предыдущихсостояний триггеров, сигналов а. изаданных коммутатором связей междуячейками,Длительность первого микротактавыбирается из условия окончания переходных процессов в логических схемах устройства и составляет величину,соизмеримую с задержкой в регистрепамяти. Следующий запуск устройстваимпульсом на входе 20 может осуществиться практически сразу после подачиимпульса на входе 21, т,е, перекрывать второй микротакт, При использовании устройства для контроля программных блоков управления, выполнение команд которых в процессорах ЭВИтребует времени, значительно превышающего задержку в элементах памяти,можно считать, что проверка правильности управления осуществляется практически мгновенно, а команды могутбыть инициированы в произвольный момент времени. т.е. асинхронно, но синтервалом, не меньшим времени такта устройства.Па фиг. За,б,в,г показаны соответственно контролируемая схема алгоритма (а, - а- метки команд), таблицанастройки (функций блока 14 коммутации): иллюстрация настройки (номеравершин графа соответствуют меткам,толстые сплошные линии показывают, что для подтверждения команды,соответствующей ячейке, в которую входит дуга, необходимо, чтобы С; = 1 цля -й ячейки, откуда дуга исходит,тонкие сплошные (штриховые) линии от вершины 1вершине 3 показывают, что 3-я ячейка устанавливается безусловно (условно) от сигнала а ), и таблица О функционирования (С - номер такта; х - произвольное значение логического условия;= 4, 5, 6 - другое продолжение процесса после такта 3). Последняя иллюстрирует работу устрой ства при контроле блока управления, реализующего данный алгоритм и формирующего поток а , сопровождаемый сбоями, причем элементы векторов получаются в соответствии с микропро граммой на фиг. 2. Например, оператор аможет выполниться после а, и после а (при Р, = 1), оператор а - после а" (при Р = 1), и т.п. оператор аможет выполниться, если 25 ячейка 8 переведена в "1" сигналом а(при Р, = 0), переведены в "0" ячейки 5 и 10, установленные в "1" сигналом а , переведена в0" та из ячеек 6 и 7, которая была уста новлена в "1" сигналом а" при соот 1 Оветствующем Р.При настройке по параллельной схеме алгоритма (а также по информационно-логической) в некоторый момент времени условие (1) может быть выполнено не для всех команд, у которых единичны функции возможности и единичны состояния ячеек. Иначе говоря, управление будет беэдефектным (в смысле дефектов типа 2), если иэ множества команд, которые могут быть инициированы (выполнены все соответствующие условия), блоком управления вырабатываются лишь некоторые, например 45 после подтверждения команды а (фиг. 3) . Сказанное справедливо для любого момента времени, причем порядок инициации команд из указанного множества может быть произвольным. Отсюда следует, что для заданной настройки существует множество функционально-эквивалентных (дающих одинаковый результат для одинаковых данных) алгоритмов управления, различающихся (в соответ ствующих пределах) степенью параллелизма и порядком следования операторов, но контролируемых предлагаемым устройством с той же эффективностью(охватом типов дефектов) беэ перенастройки его. Например, для фиг, 3 это следующие (по номерам команд, в скобках - параллельно выполняемые): 1 с, 1 (2,3,4), (9,5,10), (2,6), 9,8; дого из алгоритмов данного множества инициация ложной команды по условию (2) приведет к сигналу ошибки на выходе 24. Настроенное на контроль параллельной схемы алгоритма предлагаемое устройство обладает расширенными функциональными воэможностями,Вариант выполнения блока 14 коммутации для контроля согласно фиг. 3 представлен на фиг. 4.Наибольший эффект от использования устройства достигается при настройке по информационно-логической схеме алгоритма (ИЛСА), отличающейся от операторных схем тем, что в ней указываются только отношения информационного и логического следования между операторами. В этом случае настройка коммутатора, т.е. получение функцийвозможности и готовности, осуществляется по ИЛСА,Стандартной схеме программы нафиг.5 а соответствует ИЛСА на фиг,5 б,где тонкие сплошные дуги означаютотношения безусловного информационногоследования, штриховые - условного информационного следования, толстыеотношения логического следования.ПоИЛСА оператор аз может выполнитьсяпосле а, (вход в цикл) и после выполнения аи ав цикле, и т.п, Иллюстрация настройки (аналогично фиг.Зв)и таблица настройки показаны нафиг.5 в,г, таблица функционированияна фиг. 5 е, причем из ИЛСА исключеныизбыточные связи (например, так какаследует за аз, а аз - эа а , тосвязь а,а, не учитывается), Устройство контролирует множество эквивалентных алгоритмов, имеющих даннуюИЛСА ("вычисляющих" ИЛСА): с, 1,2,3,(4,5),..,6; 1 с, (1,2),3,4,5,3, (4,5) ,ь 6; се 2 в 1 вЗэ 5 1 4 фЗ (4 э 5)е Зфби т.д. Поскольку ИЛСА служит основой для распараллеливания алгоритмов и позволяет получить максимально распараллеленные алгоритмы, то устройство обладает способностью контролирования класса эквивалентных алгоритмов - от последовательных до максимально па 13 Ь 5086 10раллельных, что существенно расширяет область применения.Устройство обладает расширеннымифункциональными возможностями при та 5кой же эффективности и может бытьиспользовано для контроля алгоритмовуправления с произвольной степеньюпараллелизма, в том числе с динамическим распараллеливанием, когда операторы назначаются на исполнениеасинхронно в произвольном порядке.При контроле конвейерного управления (например, по схеме программы нафиг, Ьа) устройство может иметь два 15варианта настройки в зависимости оттого, контролируется асинхронный конвейер с переменным конвейеризмом(перекрытием следующих выполненийалгоритма), как показано на фиг. Ьб,.в,гили синхронный конвейер с постоянным конвейеризмом, фиг. Ьв,е,ж.При контроле синхронного конвейераустройство прекращает подтверждениеправильности инициации команд независимо от контролируемого потока управления (останавливает конвейер),еслив потоке команд возник дефект типапропадание" - инициированы не всекоманды в группе синхронных команд(такты 5,6 и 6,1) т.е. обладает повышенной контролирующей способностью.При настройке по ИЛСА (параллельной схеме алгоритма) устройство хранит" информационно-логическую струк 35туру вычисления, а не структуру ал,горитма управления, но вместе с темвыявляет дефекты типов 1-5 для целогокласса алгоритмов управления с разной степенью параллелизма, а при40дублировании для каждого из указанных алгоритмов следует задавать соответствующий дублирующий автомат.Устройство позволяет контролироватьблоки, управляющие вычислениями с априори неизвестным (динамическим) распараллеливанием программ и алгоритмов,при этом самопроверяемое дублированиене применимо.Устройство позволяет контролироватьпрактически любой параллельный блокуправления при едином способе настройки,Если устройство осуществляет контроль многопрограммных блоков управления с фиксированным набором программ,то аналогично методике объединенияоператорных схем алгоритмов осуществляется объединение схем алгоритмов(параллельных, ИЛСА) с помощью введения в множество 1 Р дополнительныхлогических условий выполнения тогоили иного алгоритма, составления матричных схем и исключения избыточныхчленов, при этом может учитыватьсясинтаксическое. и семантическое совпадение операторов, Блок 14 коммутации выполняется по объединенной схеме, В частности, при объединении двухИЛСА с непересекающимися множествамиоператоров все связи между ячейкамибудут зависеть от значения дополнительного условия,При контроле многопрограммныхблоков управления устройство выявляет дефекты системного уровня - ошибочные переходы к выполнению другогоалгоритма, поскольку такие дефектыадекватны дефектам типа 1 и 2,Для контроля блоков управления сизменяемым набором алгоритмов блок14 коммутации выполняется в виде управляемого коммутатора.Коммутатор 15. формирует на 1 -мвыходе шины 61 ( 1 = 1,21,1 4 1 с)функциюС ч( Л Рчг; д)Л(Рчг, ,где С - состояние-го входа данных шины 60; о - число условий (разрядов регистра 2); г и г,- элементы1вектора настройки К , задающего код на вторых входах элементов ИЛИ группы элементов ИЛИ коммутатора 15.1,выходы которых подключены ко входам элемента И-НЕ 59. , причем для Ы-го разряда регистра 2 определена одна и только одна пара элементов в указанной группе элементов ИЛИ, такая, что первые входы элементов пары соединены соответственно с прямым и инверсным выходом Ы -го разряда регистра 2, а на вторые входы поступают соответственно маски г;и г,. Для -й ячейкиГ. = Ли в зависимости от настройки К;К К, 2 ,К, ч,К; , где К, =,гфункция Г может не зависеть, завИсеть безусловно или условно (отнабора условий) от значений выбранного множества 1 С 1. Если С входит в Г; беэусловно, то К;содержит все 1, Если С 1 не входит в Г., то достаточнодля любой пары масок задать г,/Если С входит в Г, при заданном значении условий из 1 Р ), то в векторе5 К. задаются нулевыми маски соответст 1 нующие заданным значениям условий. На фиг. 8 дан пример настройки коммутаторов для контроля заданного алгоритма по таблице настройки на фиг. 5 д) при выполнении коммутаторов 15.1 и 16.1 полными, т.е. 1 = 1 с, ш = 1 с и и = 2 п. В таблице векторов настройки для каждого вектора К,. указываются составляющие его вектора К не рав ные О, а в скобках - составляющие элементы вектора К;, равные О,Загнись К = К , К ,(г) означает, что для обеспечения в шестой ячейке ГьС (С Р ) необходимо задать равным 20 1 вектор К , маскирующий группу элементов ИЛИ, подключенных выходами к элементу И-НЕ, коммутирующему С , в векторе К задать все единицы, кроме маски г (индексы д, опущены), пос тупающей на второй вход элемента ИЛИ, первый вход которого соединен с прямым выходом разряда регистра 2, соответствующего (хранящего) значению Р остальные векторы нулевые.30Коммутатор 16.г формирует на /-м выходе шины 69 ( У = 1,2. . .ш; ш с 1 с) функциюЕ=аб, Л (Ч Р Ч 11 р) Л (Р ч 33 ), а 1где а- состояние /-го входа шины 68; 11,и 13;- элементы вектора настройки 0 задающего код на вторых 40 входах элементов ИЛИ группы элементов ИЛИ коммутатора 16.1, выходы которых подключены ко входам элемента И 67. l Настройка коммутатора 16.д осуществляется аналогично настройке коммута тора 15.1 (фиг. 8), при этом1 цЧПри выполнении блока 14 коммутации в виде управляемого коммутатора во время функционирования устройства векторы К и 11 хранятся в регистре 17. При смене набора программ, выполняемых блоком управления, в регистр 17 заносятся новые значения векторов настройки, настраивая блок 14 коммутации и устройство на контроль нового набора программ. Использование полного коммутатора (1 = ш = 1 с, п = 21) целесообразно при контроле набора сильносвязанных алгоритмов, когда выполнение каждого оператора может зависеть от множества предшественников и условий, которые на практике задаются, как правило, управлением неполной коммутацией (например, 1 = ш = и = 4), что существенно снижает избыточность.Следует отметить, что переход от схемйой коммутации в устройстве к настройке от регистра 17 аналогичен переходу от схем с жесткой логикой к микропрограммному управлению.Предлагаемое устройство выгодно отличается технологичностью выполнения, так как оно обладает регулярностью структуры (отнотипные ячейки и коммутаторы), что позволяет его реализовать в виде БИС однородного специализированного процессора. Управляемые коммутаторы могут быть выполнены на ПЛМ, а устройство в целом - на основе базовых кристаллов, Другим вариантом является выполнение на матрицах нескоммутируемых элементов, при этом реализация блока 14 коммутации осуществляется по заданному набору контролируемых алгоритмов.Наиболее оптимальным применением и. реализацией предлагаемого изобретения является использование устройства для контроля параллельных блоков управления специализированных ЭВМ с фиксированным набором алгоритмов вычислений и переменной (динамической) степенью распараллеливания программ, причем устройство выполняется в виде БИС, программируемой (настраиваемой в условия производства по заказу,Устройство обладает повышенной контролирующей способностью, так как позволяет контролировать поток выходных сигналов блока управления по условию его соответствия свободным ресурсам объекта управленияДля этого в множествоР) условий протекания процесса вычислений вводятся условия свободности (занятости) ресурсов, например, процессоров, которые входят в функции возможности соответствующих ячеек устройства.Пусть для ИЛСА на фиг. 5 б задано следующее распределение ресурсов по операторам: операторы а, и а- ресурс 1 (например, устройство ввода- вывода), а; и а - ресурс 2, аз и а 13 1365086ресурс 3. Состоянию свабодности (занятости) ресурсов 1, 2 и 3 соответствуют единичные значения (нулевые) условий Р Р и Р, . Таблицы настрой 5 ки коммутатора, Функционирования устройства и векторов настройки коммута 1 ора даны соответственно на фиг.5 д и фиг. 8, причем ячейка 7 используется в качестве служебной (при функциа нировании С, = 1) для получения коньюнкции, не реализуемой непосредственно коммутаторами 15.1 - 15 Например, в такте 2 фиг.5 ж инициация а при 1пзнается неправильной, поскольку 15 Р =О, итп. 40 При функционировании в составе системы, включающей блок управления, объект управления и предлагаемое уст ройство, оно подключается входом 18 к выходу признаков инициации команд блока управления, входом 19 - к выходу логических условий объекта управления (т.е. соединяется со входом ло гических условий блока управления), входами 10, 21 и 22 - соответственно к выходам узла синхронизации и сброса системы, выходами 24 и 25 - соответственно к входу устройства прерывания системы и входу устройства индикации режима работы системы, а выход 23 мажет использоваться либо для фиксации правильных команд в потоке управления, либо (при полном контроле по схеме алгоритма) непосредственно для управления объектом управления, который при этом должен включать регистр для приема вектора а", синхронизируемый импульсами на входе 21. Поток векторов а " на выходе 23 устройства (фиг. 3,5-7 - таблицы функционирования) получается в результате декомпозиции потока контролируемых сигналов на правильные (подтвержденные) и ошибочные, Иначе говоря, предлагаемое устройство корректирует входной поток сигналов, сопровождаемый обоями. При этом вероятность вьдачи ложных сигналов на выходе 23 мала, поскольку надежность функционирования устройства при выполнении в виде БИС существенно выше надежности программных блоков управления, включающих ОЗУ, дешифраторы, регистры и т.п; кроме тога, для вьдачи ложных сигналов на выходе 23 необходимо, чтобы сбой (отказ) произошел и в блоке управления, и в предлагаемом устройстве, иначе не выполняется предыдущееусловие,При контролировании блоков управления и обнаружении дефектов в потоке команд устройство формирует сигналошибки на выходе 24, что может использоваться системой для рестартапрограммы (например, с контрольнойточки, соответствующей команде Начало в контролируемом алгоритме,составляющем часть всей программы),При этом устройство сбрасывается висходное, а в регистр 17 записываются вектора настройки, соответствующиеследующему контролируемому алгоритмууправления, Правильное окончание алгоритма управления может определяться по сигналу подтверждения, вырабатьваемому ячейкой, соответствующей последнему оператору алгоритма (в частности для всего набора контролируемых алгоритмов может быть выделена в устройстве специальная ячейка,соответствующая команде 1 Конец" ), причем этим сигналом устанавливается в "1" ячейка, соответствующая команде НачалоФормула изобретения1. Устройство для контроля блоков управления, содержащее первый и второй регистры, группу триггеров, первую и вторую группы элементов И, первый и второй элементы ИЛИ, группу элементов НЕ, первый и второй триггеры результата контроля, причем информационные входы первого и второго регистров подключены соответственно к входу контролируемых сигналов и входу логических условий устройства, входы синхронизации первого и второго регистров подключены к первому входу синхронизации устройства, выход первого элемента ИЛИ соединен с Р-входом первого триггера результата контроля,выход которого является выходом ошибки устройства, вход сброса устройства подключен к К-входу первого триггера результата контроля, К-входам с первого по (к)-й триггеров группы и к Б-входу к-го триггера группы, где разрядность входа контролируемых сигналов устройства, вход сброса устройства подключен к входам сброса первого и второго регистров, выход 1-го разряда первого регистра (1=1,1) соединен с первым входом 1-го элемен15136508 та И первой группы, второй вход 1-го элемента И первой группы соединен с единичным выходом д-го триггера группы, выход д-го элемента И первой группы соединен с К-входом д-го триггера группы, второй вход синхронизации устройства подключен к входам синхронизации первого триггера результата контроля и с первого па 1-й триггеров группы, о т л и ч а ю - щ е е с я тем, что, с целью расширения области применения за счет обеспечения воэможности контроля блоков управления, реализующих алгоритмы с различной степенью параллелизма и рас. ширения класса обнаруживаемых дефектов, устройство содержит группу элементов ИЛИ, третью группу элементов И, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и блок комО коммутации, причем выход второго триггера результата контроля является выходом подтверждения устройства,К-вход и вход синхронизации второго триггера результата контроля подключены соот ветственно к входу сброса и второму входу синхронизации устройства, выход второго элемента ИЛИ соединен с Р-входом второго триггера результата контроля.и с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом первого элемента ИЛИ, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с выходом первого разряда второго регистра, прямые и инверс 35 ные выходы разрядов второго регистра соединены с группой управляющих входов блока коммутации, группа входов д-го элемента И первой группы соединена с -й выходной шиной первой группы информационных выходных шин блока коммутации, входы д-го элемента ИЛИ группы соединены с -и выходной шиной второй группы информационных выходных шин блока коммутации, выход 4 д-го элемента ИЛИ группы соединен с первым входом -го элемента И второй группы, выход д-го элемента И второй группы соединен с Б-входом д-го триггера группы, второй вход д-го элемента И второй группы соединен с нулевым выходом -го триггера группы, выход д-го элемента И первой группы через -й элемент НЕ группы соединен с первым входом 1-го элемента И третьей55 группы, выход -го разряда первого регистра соединен с вторым входом д-го элемента И третьей группы, выход д-го элемента И третьей группы соединен с (д+1)-м входом первого элемента ИЛИ, инверсные выходы с первогопо 1-й триггеров группы соединены спервой группой информационных входовблока коммутации, выходы с первогопо 1 с-й элементов И первой группысоединены с второй группой информационных входов блока коммутации, сгруппой входов второго элемента ИЛИи образуют выход информации о результате контроля устройства. 2, Устройство по п.1, о т л и - ч а ю щ е е с я тем, что блок коммутации содержит регистр настройки, первую и вторую группы управляемых коммутаторов, причем группа управляющих входов блока коммутации подключена к входным шинам управления управляемых коммутаторов первой и второй групп, выходы разрядов регистра настройки соединены с входными шинами настройки управляемых коммутаторов первой и второй групп, входные информационные шины управляемых коммутаторов первой и второй групп подключены соответственно к первой и второй группам информационных входов блока коммутации, выходная шина д-го управляемого коммутатора первой группы подключена к -й выходной шине первой группы информационных выходных шин блока коммутации, выходная шина д-го управляемого коммутатора второй группы подключена к д-й выходной шине второй группы информационных выходных шин блока коммутации, причем 1-й управляемый коммутатор первой группы содержит первую группу из 1 элементов ИЛИ (11 с), с второй по (1+1)-ю группы из п элементов ИЛИ (и с 2 о, где Ч - чло разрядов входа логических условий устройства) и группу из 1 элементов И-НЕ, выходы которых соединены с первыми входами соответствующих элементов ИЛИ первой группы, вторые входы которых образуют входную информационную шину д-го управляемого коммутатора первой группы, выходы элементов ИЛИ первой группы образуют выходную шину д-го управляемого коммутатора первой группы, входы Ч-го элемента И-НЕ группы (, = 1,1) соединены с выходами элементов ИЛИ (1 +1)-й группы, первые входы элементов ИЛИ с второй по (1+1)-ю групп образуют входную шину управления -го управляемого коммутатора первой груп