Микропроцессорное устройство обработки данных

(21) 3396650 (22) 12.02,8 (46) 23.02.8 (71) Институ Бюл. У 7электронных авляюд,их машин (72) Н, Д В. А. Соб В, С. Кра и В. И. Г (53) 681. (56) Маши роля МЦК М 40-43. М., ЦНИИТЭИприбор т. 4, вып, 1,Патент США В 4 опублик, 1979.МАЙСКОппсгос(57) Изобревычислительиспользовантехнологичеизобретения ОЕ УСТРОИСТВ ОЦЕС ДАННЫХся к областиможет бытьуправленияами. Бельюширение функ ние о й тех ки емах оцес п ется ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ Кабанов, В. Д, Гуськов,олев, Л. Л. Агронин,вченко, А. Н. Шкамардалухов326.3(088,8)на централизованного контОтраслевой каталоостроения, 1979, У циональных возможностей микропроцессорного устройства обработки данных,содержащего один или более процессоров, состоящих иэ микропроцессора,генератора, регистра, блока прерывания, постоянной и оперативной памяти процессора, дешифратора адреса,блока приемопередатчиков данных,блока передатчиков адреса, блокаформирования и блока подтверждения.Устройство также содержит системнуюпамять и устройства ввода - вывода,Устройство обладает расширеннымифункциональными возможностями засчет того, что процессоры дополнительно содержат блок обмена, коммутатрр, блок временного контроля,второй блок передатчиков адреса, второй блок приемопередатчиков данных,блок передатчиков управляющих сигналов, а также эа счет того, что устройство содержит блок арбитра, имеющий р входов запроса и р выходовиразрешения захвата шины и позволяющий подключать к устройству болеедвух процессоров. 4 з.п. ф-лы, 9 ил.129999 18 17триггера 80 - что произошла ошибкаобращения к устройствам 21 ввода-вывода. Таким образом, микропроцессор2 может локализовать причину ошибкии перейти на диагностическую подпрограмму.Если обращение микропроцессора 2заканчивается раньше времени, определенного элементом 86 задержки, навход сброса триггера 81 с элементаИЛИ 78 подается "0", при этом на информационный вход триггера 81 передокончанием обращения подавался "0"с линии 32 подтверждения выборки.Таким образом, при отсутствии ошибокобращения триггер 81 не взводится.Установка триггеров 79 и 80 в исходное состояние может осуществлятьсясхемно или программно,Блок 11 формирования (Фиг, 7)осуществляет Формирование и выдачуна шину 26 управления процессора 1.шуправляющих сигналов вывода и записи.На вход инвертора 109 и первый входэлемента И 112 с регистра 4 подаютсясоответственно сигналы вывода и записи с соответствующих выходов регистра 4, Указанные сигналы перед выдачеи их на шину 26 управления процессора 1.ш стробируются сигналом записи, подаваемым на блок 11 формирования с шины 25 управления микропроцессора 2, поскольку действительная запись должна начаться только после того, как микропроцессор 2 выдает данные, а в момент появления на выходерегистра 4 сигналов вывода или записина шине 22 данных микропроцессора2 еще присутствует информация состояния, записываемая в регистр 4,Блок 5 прерывания (фиг, 6) осуществляет приоритетное рассмотрение запросов прерывания, поступающих с шины 33 прерывания и от блока 14 временного контроля, запоминание кода, прерывания и выдачу его на шину 22 данных микропроцессора 2, выдачу запроса прерывания на вход 34 запроса прерывания микропроцессора 2.Сигналы запроса прерывания, поступающие на входы 23 запроса прерывания, подаются на входы шифратора 98. Входам 23 запроса прерывания присвоены номера от 0 до А. На выходах дешифратора 98 выдается двоичный код, соответствующий следующему соотношению: где Б- значение двоичного кода(в двоичной системе);5 С - номер (в десятичной системе) запроса, имеющий минимальное значение из всех имеющихся запросов прерывания на входе шифрато Ора 98.Таким образом, максимальный приоритет имеет запрос прерывания с номером О, минимальный - с номером А.15Указанный двоичный код и является ко-,дом прерывания, который служит длялокализации микропроцессором 2 источника прерывания. Помимо выходов скодом прерывания, шифратор 98 имеет 20выход, на котором при отсутствии запросов на входах 23 запроса прерывания устанавливается "0". При нали"чии хотя бы одного запроса на этомвыходе устанавливается "1". Указан ный выход соединен с третьим входомэлемента И 104.Перед обработкой прерывания микропроцессор 2 выдает на шину 25 управления сигнал разрешения прерывания, поступающий иа второй вход элемента И 104 блока 5 прерывания. Длязаписи кода прерывания в регистр 99кода прерывания микропроцессор 2 осуществляет вывод во внутренний портввода-вывода процессора 1.ш, при35 этом на четвертом выходе коммутатора13 появляется сигнал, поступающий навход синхронизации триггера 101 блока 5 прерывания, Этот триггер взводится, и через элемент И 104 на ин-40Формационный вход триггера 102 подается "1 и, Положительным фронтом импульса с генератора 3 этот триггервзводится, и на вход синхронизации45регистра 99 кода прерывания с егопрямого выхода подается 1 , а с инверсного выхода триггера 102 подается "О" на вход сброса триггера 101,Последний сбрасывается, при этом через элемент И 104 на информационныйвход триггера 102 подается "0",Триггер 102 сбрасывается импульсом генератора 3, при этом с его прямого выхода через инвертор 106 подается сигнал на вход синхронизации триггера 103, который взводится, С прямого выхода триггера 103 через элемент ИЛИ 108 поступает сигнал на19 129 вход 34 запроса прерывания микропроцессора 2. Таким образом, в регистре 99 кода прерывания находится код прерывания, а на вход микропроцессора 2 подан запрос прерывания. Воспринимая этот запрос, микропроцессор 2 начинает обработку прерывания, записывая в регистр 4 информацию о подтверждении прерывания.С выхода регистра 4 сигнал подтвер О ждения прерывания поступает на второй вход элемента И 105 блока 5 прерывания, на первый вход элемента И 105 поступает сигнал считывания с шины 25 управления микропроцессора 2, 5 при этом вьдается сигнал на управляющий вход блока 100 передатчиков и код прерывания из регистра 99 кода прерывания выдается на шину 22 данных микропроцессора 2. Кроме того, через 20 инвертор 107 сбрасывается триггер 103, что подготавливает условие снятия сигнала запроса прерывания с выхода элемента ИЛИ 108, который снимается после того, как на выходе эле 25 мента И 105 снимается "1", т.е. после снятия сигнала считывания, что одновременно вызывает снятие сигнала с управляющего входа блока 100 передатчиков,Блок 19 арбитра (фиг. 5) осуществляет приоритетное рассмотрение запросов, подаваемых на входы 39.1- 39.р запроса шины активными абонентами, например такими как процессор 35 1.ш, которые могут подключаться к системной шине устройства, и выдачу разрешений этим. абонентам с выходов 40.1-40.р разрешения захвата шины. Генератор 97 блока 19 арбитра осуществляет синхронизацию всех активных абонентов во время процедуры захвата системной шины, вьдавая импульсы на линию 38 синхронизации.45Особенностью блока 19 арбитра является возможность организации двух типов приоритета - параллельного и динамического. При подаче "1" с переключателя 96 на вход сброса двоич ного счетчика 94 блоком 19 арбитра устанавливается параллельный приоритет, при этом наивысший приоритет , будет иметь запрос, подаваемый на первый вход 39,1 запроса шины, низ ший приоритет - запрос на Р-м входе 39.р запроса шины. Подачей "1" на вход сброса двоичного счетчика 94 последний устанавливается в исходное 20999состояние, при котором с его выхода на вход дешифраторд 95 вьдается нулевой двоичный код.При подаче "0" с переключателя 96 на вход сброса двоичного счетчика 94 блоком 19 арбитра устанавливается динамический приоритет, при котором приоритет запроса на каждом входе 39.1-39.р запроса шины возрасает от низшего до высшего, после чего опять становится низдым и опять возрастает до высшего и т.д. Такое изменение приоритета обуславливается изменением состояния двоичного счетчика 94 после каждой вьдачи одним из активных абонентов, занимающих в данный момент системную шину, сигнала на линию 37 занятости, при этом дешифратор 95, имеющий р выходов, попеременно устанавливает на одном из них ц 01В блоке 19 арбитра (фиг. 5) для упрощения дан вариант с четырьмя входами 39.1-39.4 запросов шины. Пусть в данный момент с первого выхода дешифратора 95 вьдается "0" на второй вход первого 90.1 и на первый вход второго 90.2 элементов И. В этом случае с выхода первого элемента НЕ 92,1 на второй вход первого элемента И-НЕ 93.1 подается "1", Можно установить, что на втором входе всех остальных элементов И-НЕ 93,2- 93.4 также будет "1" при отсутствии запросов от абонентов, т.е. когда с выходов всех инверторов 88.1-88.4 вьдается "0", При отсутствии запросов на линии 37 занятости установле 11111 При одновременном появлении запроса на первом и четвертом входах 39.1 и 39,4 запроса шины с выходов инверторов 88. и 88.4 на первый вход элементов И-НЕ 93.1 и 93.4 подается "1" и в первый момент появляется "0" на первом и четвертом выходах 40.1 и 40.4 разрешения захвата шины. В блоке 12 обмена вьдача как сигнала запроса шины, так и сигнала занятости производится по отрицатель" ному фронту импульса на линии 38 синхронизации, при этом вьдача сигнала занятости осуществляется через период импульса на линии 38 синхрониза" ции после получения блоком 12 обмена разрешения захвата шины от блока 19 арбитра.21 12919Поскольку с выхода первого инвертора 88.1 "1" подается также на первый вход четвертого элемента И 90,4,на второй вход которого в данном случае подается "1" с второго выхода дешифратора 95, то с выхода четвертогоэлемента И 90.4 через второй элементИЛИ 91.2 "1" подается на второй входпятого элемента И 90,5,. Так как напервый вход пятого элемента И 90.5 по.10подается "1" с третьего выхода дешифратора 95, то через третий элементИЛИ 91.3 "1" подается на нторой входседьмого элемента И 90.7, на первомвходе которого имеется "1" с четвертого выхода дешифратора 95, Черезчетвертый элемент ИЛИ 91,4 "1" подается на вход четвертого элементаНЕ 92,4, при этом на второй вход четвертого элемента И-НЕ 93.4 подается"0" и сигнал с четвертого выхода 40,4разрешения захвата шины исчезает, оставаясь только на первом выходе 40.1разрешения захвата шины к моментуприхода отрицательного фронта импульса на линии 38 синхронизации.,Первый абонент выставляет сигнал на лимию 37 занятости, при этом блокируются нсе элементы И-НЕ 93.1-93,р, 3 О а двоичный счетчик 94 переводится в следующее состояние, при котором высший приоритет передается второму входу 39.2 запроса шины, а низший становится у первого входа 39.1 запроса шины. В этом случае, если при снятисигнала занятости снова имеются запросы шины на первом и четвертом входах 39.1 и 39.4 запроса шины, к моменту прихода следующего отрицательного фронта импульса на линии 38синхронизации имеет место сигнал ужес четвертого выхода 40,4 разрешениязахвата шины, как имеющего по сравнению с первым более старший приоритет. Очевидно, что сброс счетчика 94переключателем 96 устанавливает вблоке 19 арбитра параллельный типприоритета, имеющий постоянное распределение приоритетных весов междуабонентами,Блок 18 подтверждения (фиг. 9)осуществляет прием сигнала подтверждения с линии 32 подтверждения выборки, выдачу сигнала готовности навход готовности микропроцессора 2,сброс регистра 4 по окончания любогообращения микропроцессора 2, с помощью блока 14 временного контроля уст 99 22рапяет ситуации зависания В случа - ях тайм-аутов, т.е. выводит микрспроцессор из состояния ожидания при длительном отсутствии сигнала подтверждения выборки от адресуемого устройства - системной памяти 20 или устройства 21 ввода-вывода,При наличии "0" с выхода 41 разрешения адреса и данных блока 12 обмена на втором входе элемента ИЛИНЕ 123, означающего, что системная шина занята микропроцессором 2 процессора 1.м, блок 18 подтверждения воспринимает сигнал, поступающий низким уровнем с линии 32 подтверждения выборки от системной памяти 20 или устройств 21 ввода-вывода, При поступлении сигнала подтнерждения положительным фронтом импульса генератора 3 взводится триггер 127, при этом с выхода элемента И-НЕ 126 выдается "1" на вход готовности микропроцессора 2, На второй вход элемента И-НЕ 126 подается "1" с выхода внешнего обращения блока 12 обмена. При обращениях микропроцессора 2 к постоянной 6 или оперативной 7 памяти процессора 1,г или к внутреннему порту ввода-вывода процессора 1.ш с этого выхода выдается "О, поэтому с выхода элемента И-НЕ 26 сигнал на вход готовности микропроцессора 2 выдается постоянно, а время обращения зависит только от микропроцессора 2.Получая сигнал готовности, микропроцессор 2 снимает сигналы считывания или записи, которые с шины 25 управления микропроцессора 2 подаются на второй вход соответственно элемен тов ИЛИ-НЕ 125 и 124. При снятии сигнала считывания взводится триггер 128, на информационный вход которого подается сигнал готовности. При записи взведение триггера 128 производится первым же отрицательным фронтом импульса генератора 3, поступившим на вход иннертора 129 после прихода сигнала готовности на информационный вход триггера 128. Это обстоятельство позволяет сократить обращения и, тем самым, быстрее освободить системную шину для другого активного абонента, С инверсного выхода триггера 128 "0" подается на вход сброса регистра 4. Исходное состояние триггера 128 восстанавливается, когда микропроцессор 2 начинает новое обращение, выдавая сигнал синхронизации на шину2/ ративной памятью процессора, выходблока передатчиков адреса подключенк шине адреса процессора, соединен 23 1291999 25 управления, который через инвертор 130 подается на вход сброса триггера 128, Если при обращениях микропроцессора 2 системная память 20 или устройства 21 ввода-вывода не выдают сигнал подтверждения в течение установленного промежутка времени, блок 14 временного контроля выдает сигнал с выхо да готовности в блок 18 подтверждения, который поступает на вход передатчика 131, управляющий вход которого соединен с выходом 41 разрешения адреса и данных блока 12 обмена. При этом на первый вход элемента ИЛИ-НЕ 123 поступает сигнал подтверждения, что приводит к появлению сигнала готовности на выходе элемента И-НЕ 126, Это позволяет исключить ситуацию, в кото рой микропроцессор 2 неопределенно долгое время находится в состоянии ожидания ответа от адресуемого им абонента, т.е. ситуацию фактического останова устройства ввиду случайного 25 сбоя или ошибки в программе.Формула изобретения1. Микропроцессорное устройство 30 обработки данных, содержащее процессоры, каждый иэ которых состоит из микропроцессора, генератора, регистра, блока прерывания, постоянной и оперативной памяти процессора, дешифратора адреса, блока приемопередатчиков данньж, блока передатчиков адреса, блока формирования, блока подтверждения, а также содержащее сис" темную память и устройства ввода-вывода, причем микропроцессор через шину данных микропроцессора соединен с регистром, блоком прерывания, имеющим входы запроса прерывания, и первым входом-выходом блока приемопередатчиков данных, через шину адреса микропроцессора соединен с блоком передатчиков адреса, а через шину управления микропроцессора соединен с регистром, блоком прерывания, блоком формирования, подключенным к шине управления процессора, генератор подключен к микропроцессору и регистру, который соединен с блоком прерывания , блоком формирования и шиной управления процессора, второй вход- выход блока приемопередатчиков данных подключен к шине данных процессора, соединенной с постоянной и опеной с постоянной и оперативной памятью процессора и дешифратором адреса,имеющим первый, второй и третий выходы, вход готовности микропроцессора подключен к выходу блока подтверждения, при этом блок подтверждения,системная память и устройства вводавывода подключечы к линии подтверждения выборки, устройства ввода-выводаподключены к шине прерывания, соединеннай с входами запроса прерывания блока прерывания, который подключен к входу запроса прерывания микропроцессора, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных воэможностей, оно содержит блок арбитра, имеющий р входов запроса шины и р выходов разрешения захвата шины, а каждый процессор дополнительно содержит блок обмена,коммутатор, блок временного контроля, второй блок передатчиков адреса, втовторой блок приемопередатчиков данных, блок. передатчиков управляющих сигналов, при этом блок обмена подключен к регистру, к третьему выходу дешифратора адреса, к первому выходу коммутатора, к линиям общего запроса шины, занятости и синхронизации, к и-му входу запроса шины блока арбитра (и = 1,2,р), к и-му вьжоду разрешения захвата шины блока арбитра, выход разрешения адреса и данньж блока обмена соединен с блоком временного контроля, блоком подтверждения и с управляющими входами второго блока приемопередатчиков данных и второго блока передатчиков адреса, выход разрешения сигналов управления блока обмена подключен к упоавляющему входу блока передатчиков управляющих сигналов, выход внешнего обращения блока обмена соединен с блоком подтверждения, коммутатор соединен с выходами дешифратора адреса, с шиной данных и шиной управления процессора, второй и третий выходы ком- мутатора подключены соответственно к постоянной и оперативной памяти процессора, четвертый выход коммутатора соединен с блоком прерывания, подключенным к генератору, блок временного контроля соединен с третьим выходом дешифратора адреса, с шиной данных процессора, с регистром, с системной шиной управления, с лини 25 1 291 99 ей подтверждения выборки, с входом запроса прерывания блока прерывания, с блоком подтверждения, подключенным к генератору, регистру и шине управления микропроцессора, входвторого блока передатчиков адреса подключен к шине адреса микропроцессора, а выход - к системной шине адреса, первый вход-выход второго блока приемопередатчиков данных под- О ключен к шине данных микропроцессора, второй вход-выход второго блока приемопередатчиков данных подключен к системной шине данных, вход блока передатчиков управляющих сигналов 15 подключен к шине управления процессора, а выходы ввода, вывода, чтения и записи блока передатчиков управляющих сигналов подключены к соответст. вующим линиям системной шиныуправления, блок арбитра подключен к линиям занятости и синхронизации, а системная память и устройства ввода- вывода подключены к системным шинам адреса, данных и управления.2. Устройство по п, 1, о т л ич а ю щ е е с я тем, что блок обмена со;цержит шесть элементов И, триэлемента ИЛИ, два элемента И-ЧЕ, 30три триггера и четыре инвертора, причем первые входы первого, второго,третьего и четвертого элементов Иподключены соответственно к выходамввода, вывода, чтения и записи регистра, вторые входы первого и второг 1элементов И подключены к третьемувьжоду дешифратора адреса, вторыевходы. третьего и четвертого элементов И подключены к первому выходу 40коммутатора, выходы первого, второго, третьего и четвертого элементаИ соединены с входами первого элемента ИЛИ, выход которого подключенк информационному входу первого триггера и к выходу внешнего обращенияблока обмена, входы синхронизациипервого и второго триггеров соединены с выходом третьего инвертора,вход которого подключен к входу синхронизации третьего триггера и к линии синхронизации, прямой выход первого триггера соединен с входом первого инвертора, с первым входом первого элемента И-НЕ, с первым входомвторого элемента ИЛИ, с первым входом пятого элемента И, выход первогоинвертора подключен к п-му входу запроса шины блока арбитра, инверсный 26выход второго триггера подключен квторому входу первого элемента И-НЕи к выходу разрешения адреса и данных блока обмена, вьжод первого элемента И-НЕ соединен с вторым входомвторого элемента ИЛИ и подключен клинии общего запроса шины, выходвторого элемента ИЛИ соединен с первым входом шестого элемента И, прямой выход второго триггера соединенс входом второго инвертора, вторымвходом шестого элемента И, первымвходом второго элемента И-НЕ, информационным входом и входом сброса,третьего триггера, выход второгоинвертора подключен к линии занятости и к второму входу пятого элемента И, вход четвертого инвертора подключен к и-му выходу разрешения захвата шины блока арбитра, а выход -к третьему входу пятого элемента И,выходы пятого и шестого элементов Исоединены с входами третьего элемента ИЛИ, выход которого подключен кинформационному входу второго триггера, прямой выход третьего триггерасоединен с вторым входом второгоэлемента И-НЕ, выход которого подключен к выходу разрешения сигналов управления блока обмена,3. Устройство по и. 1, о т л ич а ю щ е е с я тем, что коммутатор содержит четыре элемента И-НЕ, элемент И, инвертор и триггер, причем первые входы первого и второго элементов И-НЕ подключены соответственно к первому и второму выходам дешифратора адреса, вторые входы первого и второго элементов И-НЕ и первый. вход третьего элемента И-НЕ подключены к инверсному выходу триггера, выход первого элемента И-НЕ соединен с первым входом четвертого элемента И-НЕ и вторым выходом коммутатора, выход второго элемента И-НЕ соединен с вторым входом четвертого элемента И-НЕ и третьим выходом коммутатора, выход четвертого элемента И-НЕ подключен к второму входу третьего элемента И-НЕ, выход которого подключен к первому выходу коммутатора, вход инвертора соединен с третьим выходом дешифратора адреса, выход инвертора подключен к первому входу элемента И, второй вход которого соединен с линией вывода шины управления процессора, а выход подключен к четвертому выходу коммутатора и к входу синхро 21 129999низации триггера, информационный вход которого соединен с шиной данных процессора.4, Устройство по и. 1, о т л и - ч а ю щ е е с я тем, что блок вре менного контроля содержит три элемента И, три элемента ИЛИ, три триггера три инвертора, элемент И-НЕ, элемент задержки и блок передатчиков, причем первый и второй входы первого элемен та И, первый и второй входы второго элемента И подключены соответственно к линиям чтения, записи, ввода, вывода системной шины управления, выходы первого и второго элементов И соеди иены соответственно с первыми входами первого и второго элементов ИЛИ, вторые входы которых подключены к выходу разрешения адреса и данных блока обме на, выходы первого и второго элемен тов ИЛИ соединены соответственно с входами первого и второго инверторов, выход первого инвертора соединен с информационным входом первого триггера и первым входом третьего элемента25 ИЛИ, выход второго инвертора соединен с информационным входом второго триггера и вторым входом третьего элемента ИЛИ, выход которого подключен к входу элемента задержки и входу сбро-Х са третьего триггера, выход элемента задержки соединен с входом синхронизации третьего триггера, информационный вход третьего триггера подключен к линии подтверждения выборки, пря мой выход третьего триггера соединен с выходом готовности блока временного контроля и с входами синхронизации первого и второго триггеров, прямые выходы которых подключены к входам 40 блока передатчиков, а ийверсные вы- ходы соединены с входами третьего элемента И, выход которого подключен к входу запроса прерывания блока прерывания, первый и второй входы эле мента И-НЕ подключены соответственно к выходу ввода регистра и выходу третьего инвертора, вход которого подключен к третьему выходу дешифратора адреса, выход элемента И-НЕ соединен с управляюпрм входом блока передатчиков, выходы которого подключены к шине данных процессора.5. Устройство по п, 1, о т л и - ч а ю щ е е с я тем, что блок арбитра содержит р+1 инверторов, 2 р элементов И, р элементов ИЛИ, НЕ и И-НЕ, двоичный счетчик, дешифратор, переключатель и генератор, причем входы, каждого из р инверторов соединены с входами запроса шины блока арбитра, выход каждого и-го инвертора (и = 1,2,,р-) соединен с первым входом и-го элемента И-НЕ и первым входом (2 и+1)-го элемента И, выход р-го инвертора соединен с первым входом р-го элемента И-НЕ и с первым входом первого элемента И выход каждого и-го элемента ИЛИ соединен с вторым входом (2 и+2)-го элемента И и с входом и-го элемента НЕ, выход р-го элемента ИЛИ соединен с вторым входом второго элемента И и входом р-го элемента НЕ, второй вход (2+.1)-го и первый вход 2-го элементов И ( = 1,2 р) подключен к -му выходу дешифратора, выходы (2 х)-го и 2-го элементов И подключены к входам -го элемента ИЛИ, выход каждого -го элемента НЕ соединен с вторым входом х-го элемента И-НЕ, третий вход элементов И-НЕ подключен к линии занятости и входу (р+1)-го инвертора, выходы элементов И-НЕ подключены к выходам разрешения захвата шины блока арбитра, счетный вход и вход сброса двоичного счетчика подключены соответственно к выходам (р+1)-го инвертора и переключателя, выходы двоичного счетчика подключены к дешифратору, выход генератора соединен с линией синхронизации.1 129199Изобретение относится к вычислительной технике и может быть использовано в системах управления технологическими процессами в различныз отраслях народного хозяйства: энергетике, машиностроении, в химической, газовой промышленности, в экономике, научных экспериментах, информационных системах и т.д.1 10Цель изобретения - расширение Фун. кциональных возможностей микропроцессорного устройства обработки данных.На фиг. 1 представлена блок-схема устройства; на фиг. 2-9 - соответственно блок-схемы блока обмена, коммутатора, блока временного контроля блока арбитра, блока прерывания, блока формирования, микропроцессора, блока подтверждения. 20Устройство содержит процессоры 1,1, 1,21,р, имеющие один и тот же аппаратурный состав, причем каждый из процессоров 1.т (ш = 1-р) состоит из микропроцессора 2, генератора 3, регистра 4, блока 5 прерывания, постоянной 6 и оперативной 7 памяти процессора 1,ш, дешифратора 8 адреса, первого блока 9 приемопередатчиков данных, первого блока 10 пере- З 0 датчиков адреса, блока 11 Формирования, блока 12 обмена, коммутатора 13, блока 14 временного контроля, второго блока 15 передатчиков адреса, второго блока 16 приемопередатчиков данных, блока 17 передатчиков управляющих сигналов, блока 18 подтверждения. Кроме того, устройство содержит блок 19 арбитра, системную намять 20, устройства 21 ввода-вывода.40Микропроцессор 2 через шину 22 данных соединен с регистром 4, блоком 5 прерывания, имеющим входы 23 запроса прерывания, и первым входом-выходом первого 9 и второго 16 блоков 45 приемопередатчиков данных. Микропроцессор 2 через шину 24 адреса соединен с первым 10 и вторым 15 блоками передатчиков адреса, через шину 25 управления - с регистром 4, блоком 5 прерывания, блоком 11 Формирования,подключенным к шине 26 управления процессора 1.тп, и блоком 18 подтверждения.Генератор 3 подключен к микропроцессору 2, регистр. 4, блоку 18 подтверждения и блоку 5 прерывания. Ре гистр 4 соединен с блоком 5 прерывания, блоком 11 Ьормирования, блоком 9 212 обмена, блоком 4 временного контроля и шиной 26 управления процессора1,ш, Второй вход-выход первого блока9 приемопередатчиков данных подключенк шине 27 данных процессора 1,ш, соединенной с постоянной б и оперативной7 памятью процессора 1.ш, с коммута-тором 13 и блоком 14 временного контроля, выход первого блока 10 передатчиков адреса подключен к шине 28 адреса процессора 1,ш, соединенной спостоянной 6 и оперативной 7 памятьюпроцессора 1.ш и дешифратором 8 адреса, имеющим первый 29, второй 30 итретий 31 выходы,Системная память 20 и устройства21 ввода-вывода подключены к линии32 подтверждения выборки, котораясоединена с блоком 14 временногоконтроля и блоком 18 подтвержденияУстройства 21 ввода-вывода подключены к шине 33 прерывания, соединеннойс входами 23 запроса прерывания блока 5 прерывания, соединенного с четвертым выходом коммутатора 13 и входом 34 запроса. прерывания микропроцессора 2, Блок 12 обмена подключенк третьему выходу 31 цешифратора 8адреса, первому выходу 35 коммутатора 13, к линиям 36 общего запросашины,37 занятости и 38 синхронизации,к ш-му входу 39.ш запроса шины и кт-му выходу 40,ш разрешения захваташины блока 19 арбитра, выход 41 разрешения адреса и данных блока 12 обмена соединен с блоком 18 подтверждения, с блоком 14 временного контроля,с управляющими входами второго блока 16 приемопередатчиков данных ивторого блока 15 передатчиков адресавыход 42 разрешения сигналов управления блока 12 обмена подключен к управляющему входу блока 17 передатчиков управляющих сигналов, выход внешнего обращения блока 2 обмена соединен с блоком 8 подтверждения, коммутатор 13 - с выходами 29-31 дешифратора 8 адреса, с шиной 27 данных ишиной 26 управления процессора 1.ш.Второй и третий выходы 43 и 44 коммутатора 13 подключены соответственно 1к постоянной 6 и оперативной 7 памяти процессора 1.ш.Блок 14 временного контроля соединен а третьим выходом 31 дешифратора 8 адреса, с системной шиной 45управления, с блоком 18 подтвержденияи входом 23 запроса прерывания блока1291999 Составитель Н. Васильев Редактор В. Петраш Техред Сердвкова Корректор А., ЗимокосовЗаказ 273/49 Тираж 673 ПодписноеЭНИИПИ Государственного комитета СССРпо делам жобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-полиграфическое предприятие, г. ужгород, ул. Проектная, 4Блок 14 временного контроля (фиг. 4) содержит три элемента И 73- 75, три элемента ИЛИ 76-78, три триггера 79-81,.три инвертора 82-84, элемент И-НЕ 85, элемент 86 задержки и блок 87 передатчиков, Первый и второй входы элемента И 73, первый и второй входы элемента И 74 подключены соответственно клиниям чтения, записи, ввода, выводасистемной шины 45 управленияВыходы элементов И 73 и 74 соединены соответственно с первыми входами элементов ИЛИ 76 и 77, вторые входы которых подключены к выходу 41 разре 3 1299 5 прерывания. Выход второго блока 15 передатчиков адреса подключен к системной шине 46 адреса, второй вход- выход второго блока 16 приемопередатчиков данных - к системной шине 47 данных, вход блока 17 передатчиков управляющих сигналов - к .шине 26 управления процессора 1.тп, а выходы ввода, вывода, чтения и записи блока 17 передатчиков управляющих сигналов - соот ветственно к линиям системной шины 45 управления. Блок 18 подтверждения подключен к регистру 4 и микропроцессору 2, блок 19 арбитра - к линиям 37 занятости и 38 синхронизации, систем ная память 20 и усгройства 21 ввода- вывода - к системным шинам 46 адреса,.47 данных и 45 управления.Блок 12 обмена (фиг. 2) содержит шесть элементов И 48-53, три элемента ИЛИ 54-56, два элемента И-НЕ 57 и 58, три триггера 59-61 и четыре инвертора 62-65, Первые входы элементов И 48-51 подключены соответственно к 25 выходам ввода, вывода, чтения и записи регистра 4, вторые входы элементов И 48 и 49 - к третьему выходу 31 дешифратора 8 адреса, вторые входы элементов И 50 и 51 - к первому выхо ду 35 коммутатора 13, Выходы элементов И 48-51 соединены с входами элемента ИЛИ 54, выход которого подклю-чен к информационному входу триггера 59 и к выходу внешнего обращения блока 12 обмена. Входы синхронизации триггеров 59 и 60 соединены с выходом инвертора 64, вход которого подключен к входу синхронизации триггера 61 и к линии 38 синхронизации. Прямой вы ход триггера 59 соединен с входом инвертора 62, с первым входом элемента И-НЕ 57, с первым входом элемента ИЛИ 55 и с первым входом элемента И 52. Выход инвертора 62 подключен 45 к ш-му входу 39,тп запроса шины блока 19 арбитра, инверсный выход триггера 60 - к второму входу элемента И-НЕ 57 и к выходу 41 разрешения адреса и данных блока 12 обмена. Выход элемента И-НЕ 57 соединен с вторым входом элемента ИЛИ 55 и подключен к линии 36 общего запроса шины, выход элемента ИЛИ 55 соединен с первым входом элемента И 53, прямой выход триггера 60 - с входом инвертора 63, вторым входом элемента И 53, первь 1 м входомэлемента И-НЕ 58, информационным входом и входом сброса триггера 61. 99 4Выход инвертора 63 подключен к линии 37 занятости и к второму оду мента И 52, вход инвертора 65 - к т-му выходу 40.ш разрешения захвата шины блока 19 арбитра, а выход - к третьему входу элемента И 52. Выходы элементов И 52 и 53 соединены с входами элемента ИЛИ 56, выход которого подключен к информационному входу триггера 60. Прямой выход триггера 61 соединен с вторым входом элемента И-НЕ 58, выход которого подключен к выходу 42 разрешения сигналов управления. блока 12 обмена.Коммутатор 13 (фиг. 3) содержит четыре элемента И-НЕ 66-69, элемент И 70, инвертор 71 и триггер 72, Первые входы элементов И-НЕ 66 и 67 подключены соответственно к первому и второму выходам 29 и 30 дешифратора 8 адреса, вторые входы элементов ИНЕ 66 и 67 и первый вход элемента ИНЕ 68 подключены к инверсному выходу триггера 72, выход элемента И-НЕ 66 соединен с первым входом элемента И-НЕ 69 и вторым выходом 43 коммутатора 13. Выход элемента И-НЕ 67 соединен с вторым входом элемента ИНЕ 69 и третьим выходом 44 коммутатора 13, выход элемента И-НЕ 69 подключен к второму входу элемента ИНЕ 68, выход которого подключен к первому выходу 35 коммутатора 13Вход инвертора 71 соединен с третьим выходом 31 дешифратора 8 адреса, выход инвертора 71 подключен к первому входу элемента И О, второй вход которого соедннен с линией вывода шины 26 управления процессора 1.ш, а выход подключен к четвертому выходу коммутатора 13 и к входу синхронизации триггера 72, информационный вход которого соединен с шиной 27 данных процессора 1,тп.5 О 5 20 25 30 5 )29 щения адреса и данных блока 12 обмена. Выходы элементов ИЛИ 76 и 77 соединены соответственно с входами инверторов 82 и 83, выход инвертора 82 соединен с информационным входом - триггера 79 и первым входом элемента ИЛИ 78, а выход инвертора 83 - с информационным входом триггера 80 ивторым входом элемента ИЛИ 78, выход которого подключен к входу элемента 86 задержки и входу сброса триггера 81. Выход элемента 86 задержки соединен с входом синхронизации триггера 81, информационный вход которого подключен к линии 32 подтверждения выборки. Прямой выход триггера 81 соединен с выходом готовности блока 14 временного контроля и с входами синхронизации триггеров 79 и 80. прямые выходы которых подключены к входам блока 87 передатчиков, а инверсные выходы соединены с входами элемента И 75, выход которого подключен к входу 23 запроса прерывания блока 5 прерывания. Первый и второй входы элемента И-КЕ 85 подключены соответственно к выходу ввода регистра 4 и выходу инвертора 84, вход которого подключен к третьему выходу 31 дешифратора 8 адреса. Выход элемента ИНЕ 85 соединен с управляющим входом блока 87 передатчиков, выход которого подключен к шине 27 данных процессора 1.ш.Блок 19 арбитра (фиг, 5) содержитр (р = 4) инверторов 88,1-88,р, инвертор 89, 2 р элементов И 90.1-90.2 р, р элементов ИЛИ 91.1-91.р, НЕ 92.в 92,р, И-НЕ 93.1-93.р, двоичный счетчик 94, дешифратор 95, переключатель 96 и генератор 97, Входы каждого из р инверторов 88.1-88.р соединены с входами 39.1-39.р запроса шины блока 19 арбитра, выход каждого и-го инвертора 88.п (и = 1,2 р) соединен с первым входом п-го элемента И-НЕ 93.п и первым входом (2 п + + 1)-го элемента И 90.2 п+1. Выход р-го инвертора 88.р соединен с первым входом р-го элемента И-НЕ 93. р и с первым входом первого элемента И 90.1, Выход каждого и-го элемента ИЛИ 91,п соединен с вторым входом (2 п+2)-го элемента И 90.2 п+2 и с входом и-го элемента 92.п, Выход р-го элемента ИЛИ 91.р соединен с вторым входом второго элемента И И 90. 2 и входом р-го элемента НЕ 92. р 999 6 второй вход (2-1)-го и первый вход 21-го ( = 1,2 р) элементов И 90.21-1 и 90.21 подключены к -му выходу дешифратора 95, выходы (2- 1)-го и 21-го элементов И 90.2- и 90.21 подключены к входам -го элемента ИЛИ 91. Выход каждого 1-го элемента НЕ 92. соединен с вторым входом -го элемента И-НЕ 93 третий вход элементов И-НЕ 93.1-93.р подключен к линии 37 занятости и входу инвертора 89, Выходы элементов И-НЕ 931-93 р подключены к выходам 40,1-40р разрешения захвата шины блока 19 арбитра. Счетный вход и вход сброса двоичного счетчика 94 подключены соответственно к выходам инвертора 89 и переключателя 96, а выходы двоичного счетчика 94 - к дешифратору 95, Выход генератора 97 соединен с линией 38 синхронизации1Блок 5 прерывания (фиг, 6) содержит шифратор 98, регистр 99 кода прерывания, блок 100 передатчиков, три триггера 101-103, два элемента И 104 и 105, два инвертора 106 и 107 и элемент ИЛИ 108, Входы шифратора 98 подключены к входам 23 запроса прерывания блока 5 прерывания, выходы шифратора 98 соединены с третьим входом первого элемента И и с информационными входами регистра 99 кода прерывания, выходы которого.соединены с блоком 100 передатчиков, подключенным к шине 22 данных микропроцессора 2. Вход синхронизации триггера 101 соединен с четвертым выходом коммутатора 13, а прямой выход 40триггера 101 - с первым входом эле- фмента И 04, второй вход которогоподключен к линии разрешения прерывания шины 25 управления микропроцессора 2, а выход - к информационному 45 входу триггера 102. Вход синхронизации второго триггера подключен к генератору 3, Прямой выход триггера102 соединен с входом синхронизациирегистра 99 кода прерывания и входом 50 инвертора 106 выход которого соединен с входом синхронизации триггера103, Инверсный выход триггера 102подключен к входу сброса триггера101, вход сброса триггера 103 соединен с выходом инвертора 07, вход которого соединен с первым входом элемента ИЛИ 108 с управляющим входомблока 100 передатчиков и выходом элемента И 105, первый и второй входы12919которого подключены соответственно клинии считывания шины 25 управлениямикропроцессора 2 и к выходу подтверждения прерывания регистра 4, Лрямойвыход триггера 103 соединен с вторымвходом элемента ИЛИ 108, выход которого подключен к входу 34 запросапрерывания микропроцессора 2,Блок 11 формирования.(фиг. ) содержит два инвертора 109 и 110, эле- Омент ИЛИ-НЕ 111 и элемент И 112.Вход инвертора 109 и первый вход элемента И 112 соединены соответственнос выходами вывода и записи регистра4, первый вход элемента ИЛИ-НЕ 111 ивход инвертора 110 подключены к линиизаписи шины 25 управления микропроцессора 2, выходы инверторов 109 и110 соединены соответственно с вторыми входами элемента ИЛИ-НЕ 111 и 20элемента И 112, выходы которых подключены соответственно к линиям вывода и записи шинь 1 26 управленияпроцессора 1,ш.25Микропроцессор 2 (фиг, 8) содержит арифметико-логический блок 113,регистр-аккумулятор 114, блок 115синхронизации и управления, дешифратор 116 инструкций, регистр 117инструкций, блок 18 регистров, регистр 119 адреса, блок 120 приемопередатчиков данных, блок 21 передатчиков адреса. Арифметико-логическийблок 1 13 соединен с регистром-аккумулятором 114 и информационной шиной35122 микропроцессора 2, к которой подключены регистр-аккумулятрр 114, регистр 117 инструкций, блок 120 приемопередатчиков данных, блок 118 регистров. Регистр 117 инструкций соединен с дешифратором 116 инструкций,который подключен к блоку 115 синхронизации и управления, соединенному сблоком 118 регистров, блоком 120 приемопередатчиков данных и блоком 121передатчиков адреса. Выходы синхро"ниэации, разрешения прерывания, счи"тывания изаписи блока 115 синхронизации и управления подключены к соответствующим линиям шины 25 управления микропроцессора 2, входы блока115 синхронизации и управления подключены к генератору 3, входу 34 запроса прерывания и входу готовностимикропроцессора 2. Регистр 119 адреса соединен с блоком 118 регистрови с блоком 121 передатчиков адреса,выход которого подключен к шине 24 99 8адреса микропроцессора 2. Вход 120 приемопередатчиков данных подключен к шине 22 данных микропроцессора 2.Блок 8 подтверждения (фиг. 9) содержит три элемента ИЛИ-НЕ 123- 125, элемент И-НЕ 126, два триггера 127 и 128, два инвертора 129 и 130 и передатчик 131, Первый вход элемента ИЛИ-НЕ 123 подключен к линии 32 подтверждения выборки и выходу передатчика 131, второй вход - к выходу 41 разрешения адреса и данных блока 12 обмена и управляющему входу передатчика 131. Выход элемента ИЛИНЕ 123 соединен с информационным входом триггера 127, вход синхронизации которого подключен к генератору 3 и входу инвертора 129, а выход - к первому входу элемента И-НЕ 126, второй вход которого соединен с выходом внешнего обращения блока 12 обмена, а выход - с входом готовности микропроцессора 2 и с информационным входом триггера 128. Вход передатчика 131 соединен с выходом готовности блока 14 временного контроля, выход инвертора 129 - с первым входом элемента ИЛИ-НЕ 24, второй вход которого подключен к линии записи шины 25 управления микропроцессора 2, а выход - к первому входу элемента ИЛИ-НЕ 125, второй вход которого подключен к линии считывания шины 25 управления микропроцессора 2, а выход - к входу синхронизации триггера 128, вход сброса которого соединен с выходом инвертора 130, вход которого подключен к линии синхронизации шины 25 управления микропроцессора 2. Инверсный выход триггера 128 подклю.чен к выходу сброса блока 18 подтверждения.Устройство работает следующим образом. Блок-схема микропроцессора 2 и принцип его работы соответствуют блок-схеме и принципу работы микропроцессора КР 580 ИК 86, В исходном состоянии микропроцессор 2 процессора 1,ш начинает обращения к па-. мяти, область адресов которой соответствует или адресам внутренней памяти процессора,1,ш, например постоянной памяти 6, или некоторой области адресов системной памяти 20, Триггер 72 коммутатора 13 в исходном состоянии установлен в "0", что поэ 9 129воляет микропроцессору 2 обращатьсяв укаэанной области адресов толькок внутренней памяти процессора 1.ш.Микропроцессор 2 процессора 1.тп,начиная обращения к ресурсам процессора 1,ш, к которым относятся постоянная 6 и оперативная 7 память процессора 1.ш и внутренний порт ввода -вывода процессора 1,ш, а также к ресурсам устройства, к которым относятся системная память 20 и устройства21 ввода-вывода, вьщает из блока 118регистров через информационную шину122 микропроцессора 2 и блок 120приемопередатчиков данных на шину 22данных микропроцессора 2 информациюсостояния, которая поступает на регистр 4 одновременно с сигналом синхронизации, выдаваемым микропроцессором 2 на соответствующую линию шины25 управления микропроцессора 2.По импульсу генератора 3 с помощью сигнала синхронизации указаннаяинформация записывается в регистр 4и в дальнейшем используется для управления, поступая в блоки процессора 1,тт из регистра 4 с выходов чтениязаписи, ввода, вывода и подтвержденияпрерывания, так как это информация опредстоящих действиях микропроцессора2 - о чтении или записи памяти, овводе или выводе портов ввода-вывода,обработке запроса прерывания, Портомввода-вывода могут являться как регистры устройства 21 ввода-выводаили внутренний регистр процессора1,ш, имеющие каждый свой адрес насистемной шине 46 адреса или шине28 адреса процессора 1,ш, так и самадрес, присвоенный устройствам 21ввода-вывода, при обращении по которому между процессором 1,ш и соответствующим устройством 21 ввода-вывода передача информации не производится, но воспринимая этот адресданное устройство 21 ввода-выводапроизводит какие-либо внутренние опе.рации.Указанный внутренний порт вводавывода процессора 1,ш состоит из совокупности триггера 72 коммутатора13, триггеров 79 и 80 блока 14 временного контроля и триггера 101 блока 5 прерывания,Одновременно с выдачей информации состояния микропроцессор 2 выдает адрес на шину 24 адреса из регистра 119 адреса через блок 121 пере 35 40 45 50 В первом случае часть адресов отдается постоянной б и оперативной 7 памяти процессора .т, оставшаяся часть отдается системной памяти 20, при этом микропроцессор 2 лишается возможности обращаться к той части системной памяти 20, адреса которой заняты постоянной б и оперативной 7 памятью процессораш, но в данной ситуации появляется возможность доступа к ресурсам устройства другим активным абонентом, в то время как микропроцессор 2 работает, например, с постоянной памятью 6 процессора 1.ш или с оперативной памятью 7 процессора 1.тп. Активным абонентом может, например, являться подключаемый к устройству еще один процессор 1.ш+1.Во втором случае все адресное пространство занимает системная память 20, при этом микропроцессор 2 получает доступ к допопнительной области системной памяти, но лишается возможности обращаться к постоянной б и и оперативнойпамяти процессора 1.ш,1999 10датчиков адреса,. С шины 24 адресамикропроцессора 2 через первый блок10 передатчиков адреса адрес подается на шину 28 адреса процессора 1,тпи далее на дешифратор 8 адреса, имеющий три выхода 29-3.При обращениях микропроцессора 2к постоянной памяти 6 процессора 1.шна первом выходе 29 дешифратора 8адреса выдается "1" (высокий уровеньсигнала), при этом на втором выходе30 выдается "О" (низкий уровень сигнала), При обращениях микропроцессора2 к оперативной памяти 7 процессора1.ш на втором выходе 30 дешифратора8 адреса выдается "1", а на выходе29 - "0", При обращениях микропроцессора 2 к системной памяти 20 наобоих выходах 29 и 30 выдается "0".При обращениях микропроцессора 2 квнутреннему порту ввода-вывода процессора 1,ш на третьем выходе 31 дешифратора 8 адреса выдается "0",а при обращениях к портам ввода-вывода устройств 21 ввода-вывода наэтом выходе выдается "1",Постоянная б и оперативная 7 память процессора 1.ш и системная память 20 могут находиться как в общем, так и в разобщенном адресномпространстве.15 Описанные возможности достигаются с помощью коммутатора 13 (фиг. 3), В случае общего адресного пространства микропроцессор 2 подает "0" на информационный вход триггера 72 с од ной из линий шины 27 данных процессора 1.щ, при этом на вход инвертора 71 подается "0" с третьего выхода 31 дешифратора 8 адреса, поскольку микропроцессор 2 обращается к внутрен О нему порту ввода-выводапроцессора 1.щ, а на второй вход элемента И 70 подается сигнал с линии вывода шины 26 управления процессора 1.щ, что приводит к появлению положительного фронта на входе синхронизации триггера 72 и записи в него "0"Информация на шине 27 данных процессора 1,щ выдается или считывается микропроцессором 2 через блок 9 приемо 20 передатчиков и шину 22 данных микропроцессора 2.1При записи "0" в триггер 72 коммутатора 13 с его инверсного выхода 25 поступает "1" на вторые входы элементов И-НЕ 66 и 67 и на первый вход элемента И-НЕ 68. В данной ситуации работа коммутатора 13 определяется только комбинацией поступающих на 30 его входы сигналов с выходов 29 и 30 дешифратора 8 адреса. Комбинация "10" приводит к появлению "0" на втором выходе 43 коммутатора 13, ком" бинация "01" - к появлению "0" на третьем выходе 44,комбинация "00" - к появлении "1" на первом выходе 35, Первые две комбинации приводят к непосредственной выборке микропроцессором 2 соответственно постоянной 6 40 или оперативной 7 памяти процессора 1.щ, и происходит обмен информацией. Третья комбинация приводит к выборке микропроцессором 2 системной памяти 20, что осуществляется с помощью 45 блока 12 обмена, для чего на эту схему подается сигнал с первого выхода 35 коммутатора 13.Для разобщения адресного пространства внутренней памяти процессора 1,щ и системной памяти 20 микропроцессор 2 записывает "1" в триггер 72 коммутатора 13. Процедура записи отличается только тем, что в этом случае на.информационный вход триггера 72 подается "1", при этом с инверсного выхода триггера 72 на элементы И-НЕ 66-68 подается "0", в результате чего на всех выходах коммутатора появляется 1 вне зависимости откомбинаций сигналов на первых входахэлементов И-НЕ 66 и 67, Это означает,что при обращениях микропроцессора 2к памяти любые адресные комбинацииприводят к выборке системной памяти20, т,е, микропроцессором 2 можетбыть использовано все адресное пространство системной памяти 20.1С помощью блока 12 обмена (фиг. 2)процессорщ получает возможностьвыхода на системные шины 45 управления, 46 адреса и 47 данных и, следовательно, доступ к ресурсам устройства: системной памяти 20 и устройст.вам 21 ввода-вывода. Исходным сигналом для начала захвата блоком 12 обмена системных шин 45-47 являетсясигнал высокого уровня с третьего выхода 31 дешифратора 8 адреса, подаваемый на вторые входы элементов И 48и 49 блока 12 обмена, или сигнал высокого уровня с первого выхода 35коммутатора 13. Выдача этих сигналовозначает обращение микропроцессора2 к внешним по отношению к процессору 1,щ ресурсам устройства - портамустройств 21 ввода-вывода или к системной памяти 20. При этом на первыйвход одного из элементов И 48-51 подается соответственно один из сигналов с выходов ввода, вывода, чтения,записи регистра 4, куда микропроцессор 2 записал информацию состояния.Совокупностью сигналов на элементахИ 48-51 через элемент ИЛИ 54 подается "1" на информационный вход триггера 59, который взводится по отрицательному фронту сигнала, поступающего с линии 38 синхронизации черезинвертор 64 на вход синхронизациитриггера 59,При взведении триггера 59 черезинвертор 62 подается "0" на один извходов 39.щ запроса шины блока 19арбитра и через элемент И-НЕ 57 налинию 36 общего запроса пины. Наличие "0" на этой линии означает,что по меньшей мере один активныйабонент, подключенный к системнойшине, выставил запрос шины, которыйподается этим абонентом на вход 39.щзапроса шины блока 19 арбитра. Наличие "1" на линии 36 общего запросашины означает, что нет ни одного активного абонента, который бы требовал захвата системной шины, или имеется только один, уже захвативший ее.13 129 Принципиально возможно осущестнить подключение к устройству р процессорон, при этом должны быть реализованы все связи указанных процессоров с системными шинами 45 управления, 46 адреса, 47 данных, с шиной 33 прерывания, с линиями 32 подтверждения выборки, 36 общего запроса шины, 37 занятости, 38 синхронизации и блоком 19 арбитра,Блок 19 арбитра, принимая сигнал запроса шины от процессора 1.ш, выдает процессору 1.ш сигнал разрешения захвата шины, поступающий на вход инвертора 65 блока 12 обмена, с выхода которого "1" поступает на третий вход элемента И 52, на первый и второй входы которого поданы соответственно "1" с выхода триггера 59 и сигнал с линии 37 з,1 нятости. При наличии "1" на этой линии, означающей, что системная шина не занята ни одним из активных абонентов, подключенных к ней, элемент И 52 через элемент ИЛИ 56 подает "1" на информационный вход триггера 60, который взнодится также, как и триггер 59, отрицательным фронтом сигнала с линии 38 синхронизации, но как минимум периодом позже.При наличии "0" на линии 37 занятости взведение триггера 60 происходит, когда системная шина оснобождается, т.е. на линии 37 занятости появляется "1", При взнедении триггера 60 через инвертор 63 выдается "0" на линию 37 занятости, что означает захват системной шины процессором 1.ш. С инверсного выхода триггера 60 "0" подается на элемент И-НЕ 57, при этом, если ни один из других актинных абонентов, кроме процессора 1.ш, не вьдавал запроса шины, на линии 36 общего запроса шины появляется "1", которая поступает через элемент ИЛИ 55 на первый вход элемента И 53, на второй вход которого подается "1" с прямого выхода триггера 60, С элемента И 53 через элемент ИЛИ 56 "1" подается на информационный вход триггера 60 до тех пор, пока на линии 36 общего запроса шины не появится "0", даже если триггер 59, с которого "1" также через элемент ИЛИ 55 подается на первый вход элемента И 53, сбросится после окончания обращения в результате снятия одного из сигналов управления на первом входе одного из40 45 50 55 Через системные шины 46 адреса, 47 данных и 45 управления микропроцессор 2 процессора 1.ш производит обращение к системной памяти 20 илик устройствам 21 ввода-вывода. Выполнив требуемую микропроцессором операцию (чтение, запись, ввод, вывод), системная память 20 или устройство 21 ввода-вывода выдает сигнал низкого уровня на линию 32 подтверждения ныборки, Сигнал с этой линии поступает в блок 18 подтверждения, с выхода которого вьдается сигнал на вход готовности микропроцессора 2. Принимая этот сигнал, микропроцессор 2 заканчивает обращение и снимает сигнал считывания или записи с шины 25 управления, при этом с блока 18 подтверждения на регистр 4 подается сигнал сброса, что приводит к сня 1999 ) / элементов И 48-51. Это обстоятельствопозволяет исключить процедуру захвата системной шины которая заканчивается взведением триггера 60, когдаотсутствуют другие абоненты, запрашинающие системную шину. При постоянно взведенном триггере 60 процессор 1.п работает н монопольном режиме, не затрачивая времени на захват 10 системной шины.С инверсного выхода триггера 60выдается сигнал через выход 41 разрешения адреса и данных блока 12 обмена на управляющие входы блока 15 15 передатчиков ацреса и блока 1 б приемопередатчикон данных, через которыеосуществляется связь шины 24 адресаи шины 22 данных микропроцессора 2соответственно с системными шинами46 адреса и 47 данных. С прямого выхода триггера 60 "1" подается на первый вход элемента И-НЕ 58 и на информационный вход сброса триггера 61, который взнодится через полпериода импульсов на линии 38 синхронизации поспе триггера 60, Это обеспечивает необходимую задержку выдачи сигналов управления на системную шину 45 управления относительно выдачи адреса на системную шину 46 адреса, так как элемент И-НЕ 58 и триггер 61 формируют сигнал, который с выхода 42разрешения сигналов управления блока 12 обмена подается на управляющийвход блока 17 передатчиков управляющих сигналов, который осуществляет связь шины 26 управления процессора 1,ш с системной шиной 45 управления.Гиээ си гиллон н эоэных ээхоэпэх э - ментов И 48 - .э 1 блока2 обмэ:э, в результате чего сбрасьпэаетс я спэч;ээпэ триггер 59, затем триггеры 60 и б 1, на линиях занятости обшего запроса шины и на выходе инвертора 62 устанавливается 1, снимается сигнал с выходов 41 разрешения адреса и цаиных и 42 разрешения сигналов управления.10Таким образом, микропроцессор 2 процессора 1,п отключается от системных шин 45 управления, 46 адреса и 47 данных.Триггер 60 может и не сброситься после сброса триггера 59, если на линии 36 общего запроса шины сохраняется высокий уровень. В этом случае микропроцессор 2 процессора 1.ш может повторить обращение сразу, не ожидая окончания процедурьэ захвата системной шины, как будто он обращается к постоянной 6 или оперативной 7 памяти процессора 1.ш. Если к моменту начала этого обращения на линии 36 общего запроса шины появляется "0", то триггер 60 не сбрасывается, так как уже взводится триггер 59, с прямого выхода которого "1" через элемент ИЛИ 55 подается на эле 30 мент И 53, что блокирует сброс триггера 60. Блок 14 временного контроля (фиг. 4) осуществляет контроль времени обращения микропроцессора 2 к системной памяти 20 и к устройствам 21 ввода-вывода. Такой контроль по времени необходим для выявления аппаратных сбоев и программных ошибок 40 при обращениях по не существующим в данной компоновке устройства адресам, а также для устранения ситуации останова. В укаэанных случаях от системной памяти 20 или от устройства 45 21 ввода-вывода в блок 14 временного контроля не поступает сигнала с линии 32 подтверждения выборки, когда микропроцессор 2 обращается к ресурсам устройства, На первый вход элемента И 73 или И 74 блока 14 временного контроля в начале обращения поступает один из сигналов - чтение, запись, ввод, вывод, подаваемый низким уровнем с системной шины 45 управления. На вторые входы элементов ИЛИ 76 и 77 подается "0" с выхода 41 разрешения адреса и данных блока 12 обмена, Таким образом, с выходов одд 9 бного из инверторов 82 и 83 через мэг.мент ИЛИ 78 подается "1" на элемент86 задержки, вход сброса триггера81, л также на информационные входытриггеров 79 и 80.Если обращение не заканчиваетсяза время, определяемое задержкой,например за 50 мкс, а это означает,что на одном из выходов элементовИ 73 и 74 сохраняется сигнал управления и что на линии 32 подтверждения выборки, сигнал с которой подается на информационный вход триггера81, имеется высокий уровень, то сигнал с выхода элемента 86 задержкивзводит триггер 81, прямым выходомкоторого взводится один из триггеров79 или 80, на информационном входекоторого имеется 1. С инверсныхвыходов триггеров 79 и 80 через элемент И 75 выдается запрос прерыванияна один из входов 23 запроса прерывания блока 5 прерывания. Прямые выходьэ триггеров 79 и 80 через блок 87передатчиков соединены с шиной 27даюэых процессора 1.тп,Г прямого выхода триггера 81 через выход готовности блока 14 временного контроля сигнал готовности выдается в блок 18 подтверждения, который, получив этот сигнал, формирует сигнал, подаваемый на вход готовности микропроцессора 2, Микропроцессор 2 заканчивает обращение, хотя оно и не состоялось, при этом блск 18 подтвер-. ждения сбрасывает регистр 4, после чего блок 12 обмена отключает микропроцессор 2 от системной шины.Обрабатывая запрос прерывания от блока 14 временного контроля, микропроцессор 2 обращается к внутреннему порту ввода-вывода процессора 1,ш и считывает состояние триггеров 79 и 80 через блок 9 приемопередатчйков данных, При этом считывании с регистра 4 на вход блока 14 вРеменного контроля подается сигнал ввода с регистра 4, а с дешифратора 8 адреса - сигнал выборки, выдаваемый с третьего выхода 31 низким уровнем.Элемент И-НЕ 85 и инвертор 84 формируют сигнал, подаваемый на управляющий вход блока 87 передатчиков, который выдает состояние триггеров 79 и 80 на шину 27 данных процессора, при этом взведение триггера 79 означает, что произошла ошибка обращения к системной памяти 20, а взведение