Устройство для записи и воспроизведения адресных меток

Номер патента: 1128385

Опубликовано: 07.12.1984

Авторы: Брунченко, Власюк, Охинченко

МПК: H03K 13/24

Метки: дельта-модулированного, импульсно-кодовой, модуляцией, сигнал, сигнала

...с шиной 3 синхронизации, выходы реверсивного счетчика 1 являются выходом 4 устрой ства, счетчик 5, первый и второй Р- триггеры 6 и 7, элемент 8 ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, первый и второй логические блоки 9 и 10, причем шина 3 синхронизации соединена с входом счетчика 5 и входами синхронизации первого и второго 2 -триггеров 6 и 7, авыход старшего разряда реверсивногосчетчика 1 подключен к первому входупервого логического блока 9, к первому входу элемента 8 ИСКЛЮЧАЮЩЕЕИЛИ-НЕ и к входу первогоЮ -триггера6, выход которого соединен с вторымвходом элемента 8 ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ,выход которого подключен к входуустановки в "0" счетчика 5, а выходсчетчика 5 - к первому входу второгологического блока 10, выход которого соединен с 3 -входом второго...

Номер патента: 1216831

Опубликовано: 07.03.1986

Авторы: Савельев, Строд, Хофмаркс

МПК: H03M 7/36

Метки: дельта-модулированного, импульсно-кодовой, модуляцией, сигнал, сигнала

...когда на первый вход анализатора 2 полярности поступает нулевая пачка импульсов при наличии высокого логического уровня на втором входе анализатора полярности), то сигналявляется инверсным по отношению к сигналу 3 . На втором выходе анализатора 2 полярности при этом присутствует высокий логический уровеньПоскольку в общем случае частоты дискретизации ДМ и ИКМ сигналов различны, то для формирования выходно 12168311, Преобразователь дельта-модулированного сигнала в сигнал с импульс но-кодовой модуляцией, содержащий реверсивный счетчик, блок управления и триггеры задержки, входы которых подключены к выходам соответствующих разрядов реверсивного счетчика, первый и второй входы которого соединены с соответствующими выходами блока...

Номер патента: 1575124

Опубликовано: 30.06.1990

Авторы: Котовщиков, Левин, Пеховский, Севрюков

МПК: G01R 19/02

Метки: амплитуде, значения, которого, модулирована, переменная, периодического, сигнала, составляющая, среднего

...интегрирования и определение среднего значения периоди- а ческого сигнала как полусуммы каждыхе двух соседних по времени результатов интегрирования обеспечивают уменьшение погрешности, обусловленной моду- С ляцией амплитуды переменной составляющей периодического сигнала. 1 ил.1575124 среднее значение входного сигнала какполусумму запомненных в блоках 8результатов интегрирования. Формула и з о б р е т е и и я Составитель С, РыбТехред М,Ходанич рректор Э,Лончаков едактор Л. Веселовска 4 Заказ 1782 Тираж 561 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС113035, Москва, Ж, Раушская наб., д, 4/5 Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина,101 7 каналов 1 и 1...

Номер патента: 710008

Опубликовано: 15.01.1980

Авторы: Егоров, Жерносек, Тузов

МПК: G01S 7/46

Метки: бинарной, закону, которого, манипулирована, некогерентной, несущей, подавленной, последовательности, псевдослучайной, сигнала, следящий, фаза, фильтр

...соединенные умножители 12, узкополосные УПЧ 13 и амплитудные детекторы 14, соединенные с входами сумматора 15, выход которого5 соединен с фильтром нижних частор 16, подключенным к управляемому тактовому генератору 17, выход этого генератора соединен с регистром сдвига 18, состоящим из. (и+1) триггеров. ОВыход и-го триггера регистра сдвига 18 соединен с фазовым демодулятором 5, а выходы (п+1) -го и (и) -го триггеров - с входами умножителей 12.Устройство работает следующим об разом. На вход смесителя 3 следящего фильтра поступает широкополосный сигнал с фазовой манипуляцией по закону бинарной псевдослучайной последовательности. На выходе фазо- Щ вого демодулятора 5 образуется сигнал, сжатый но спектру, который фильтруется узкополосным УПЧ...

Номер патента: 1540025

Опубликовано: 30.01.1990

Автор: Смирнов

МПК: H04L 12/26

Метки: испытательного, псевдослучайного, сбоев, сигнала

...уровни напряжения 20 на выходах Р-триггеров 8, 10 изменяются в соответствии с сигналами на выходах сумматоров 7 и 9 по модулю два, поскольку логический уровень напряжения на выходе порогового эле мента 6 равен нулю.Получим выражение для кодов Я ,и Бна выходах сумматоров 9 и 7 по модулю два в первой и второй поло, винах двухтактового интервала в ре жиме синхронизации, при котором с выхода сумматора 7 на вход блока 4 интегрирования поступает непрерыв - ный поток импульсов ошибок . На выходе блока 4 интегрирования вырабатывается при этом сигнал уровня "1, который сбрасывает в нулевое состояние Э-триггеры 8 и 10. Указанный по-ток импульсов ошибок образуется потому, что сигнал, записанный в Э триггерах 11, 1 3,28-33, 35-41 в момент...