Устройство для контроля сбоев псевдослучайного испытательного сигнала

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИН 4 19 Ь 12/26 51 ПИСАНИЕ ИЗОБРЕТЕН рж18,меблок к техения -етение относитсяий. Цель изобретточности контроля непрерывностиже сокращение вробработки резульсодержит г-р 1(57) Изобр ке измерен путем овыше измереемени и обеспечен ний, а та мерений и Устройств татов. псевдо ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР ВТОРСКОМУ СВИДЕТЕЛЬСТВ(71) Ленинградский электротехнический институт связи им.проф, 11.А.Бонч-Бруевича(56) Авторское свидетельство СССР1 234985, кл. Н 04 Ь 11 /08 1 984,Авторское свидетельство СССР1 295534, кл . Н 04 Ь 1 1 /08, 1 985 . (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ СБОЕЗ НСЕВДОСЛУАЙНОГО ИСП 11 ТАТРЛЬНОГОСИГНАЛА 2случайного сигнала, г-р 2 тактовойчастоты, коммутатор 3, блок интегрирования 4, состоящий из фильтра 5нижних частот и порогового эл-та 6,сумматоры 7, 9, 12 и 14 по модулюдва,0-триггеры 8 и О, блоки задеки 11 и 13, блоки счетчиков 17 исчетчик 21 меток времени, г-р 23ток времени, блок управления 24,индикации 25, вычислительный блок 26и блок формирования 27 интерваловсчета. Для достижения цели в устройство введены коммутаторы 15 н 16,блок фиксации 19 переполнения, суммирующий блок 20 и,блок оперативнойпамяти 22. С их помощью устр-во может работать в двух режимах: в режиме синхронизации н в режиме измерения сбоев . Устройство по пп .2 и 3ф-лы отличается выполнением блокаформирования 27 и блока управления24. Даны ил. выполнения блоков устройства. 2 з.п,ф-лы, 20 ил,использованием временных диаграмм фиг.2. Из импульсов меток генератора 23 меток времени (фиг,2 а) в блоке 27 формирования интервалов .счета вырабатывается напряжение коммутации счетчиков (фиг.2 б), а также появляющиеся последовательно во времени импульсы разрешения записи содержимого выходов суммирующего блока 20 в блок 22 оперативной памяти (Фиг.2 в), импульсы опроса переполнения счетчика 104 адреса блока 22 оперативной памяти (Фиг.2 г), импульсы приращенйя содержимого счетчика 104 адреса блока 22 оперативной памяти (фиг.2 д). Левая половина временных диаграмм фиг.2 иллюстрирует случай, когда производится подсчет ошибок в первом блоке 17 счетчиков и одновременно в суммирующем блоке 20 производится проверка содержимого второго блока 18 счетчиков. При этом получено нулевое значение признака результата, что свидетельствует25 об отсутствии сбоев при их регистрации вторым блоком 18 счетчиков. Это приводит к тому, что содержимое. счетчика 104 адреса не изменяется, а импульс разрешения записи не фор мируется, т.е. нулевой результат подсчета количества, сбоев не записывается в блок 22 оперативной памяти (фиг,2 е) .Правая половина временных диаграмм Фиг.2 иллюстрирует случай, когда производится подсчет сбоев (ошибок) во втором блоке 18 счетчиков. При проверке результатов нодсчета ошибок в первом блоке 17 счетчиков получен ненулевой признак результата(фиг.2 ж) на выходе признака результата суммирующего блока 20. Действие импульсов разрешения записи(фиг,2 ж) приводит к записи содержи мого суммирующего блока 20 и счетчика 21 меток времени в память блока 22 оперативной памяти по текущему адресу, указываемому счетчиком 1 04, благодаря тому, что формируется импульс разрешения записи (Фиг,18 а), Допустим, что этот адрес, максимален, Тогда формируется импульс прерываниявычислительного блока 26 (фиг.16 а), показанный на фиг,2 з, что в свою очередь, приводит к Формированию адресного импульса (Фиг.2 и) и вводу содержимого элементов 120-127 памяти блока 22 оперативной памяти в о 11 еративную память вычислительного блока 26. Указанный ввод завершается до начала следующего полупериода импульсов коммутации (фиг,2 б). Обмен информацией между блоком 22 оперативной памяти и вычислительным блоком 26 происходит тем реже, чем больше емкость оперативной памяти блока 22, 3 остальное время, свободное от обмена информацией, вычислительный блок 26 производит обработку полученных результатов измерений.Формула изобретения1 . Устройство для контроля сбоев псевдослучайного испытательного сигнала, содержащее блок интегрирования, генератор псевдослучайного сигнала, последовательно соециненные генератор тактовой частоты и входной коммутатор, последовательно соединенные блок формирования интервалов счетаи первый блок счетчиков, последовательно соединенные первый основной сумматор по модулю два и первый В-триггер, последовательно соединенные второй основной сумматор по модулю два и второй В-триггер, последовательно соединенные первый блок задержки и первый дополнительный сумматор по модулю два, последовательно соединенные второй блок задержки и второй дополнительный сумматор по модулю два, последовательно соединенные генератор меток времени и счетчик меток времени, последовательно соединенные вычислительный блок и блок индикации, второй блок счетчиков, блок управления, выход сброса которого подкдочен к .входам сброса блока формирования интервалов счета и счетчика меток времени, первые входы первого и второго основных сумматоров по модулю два соединены с соответствующими выходами генератора псевдослучайного сигнала, второй выход генератора тактовой частоты подключен к второму уп,равляющему входу входного коммутатора и синхронизирующим входам генератора псевдослучайного сигнала, первого и второго В-триггеров и первого и второго блоков задержки, тактовый вход блоКа формирования ин-, тервалов счета соединен с выходом генератора меток времени, первый выход входного коммутатора подключенк второму входу второго основного сумматора по модуле два. и к сигналь- . ному входу второго блока задержки, второй выход входного коммутатора5 подключен к второму входу первого основкого сумматора по модулю два и к сигнальному входу первого блока задержки, выходы первого и второго Р-триггеров подключены соответственно к вторым входам первого и второго дополнительных сумматоров по модулю два, выходы которых подключены к соответствующим входам генератора псевдослучайного сигнала, выход первого основного сумматора по модулю два подключен к входу блока интегрирования, выход которого подключен к вхо,цам сброса первого и второго Р-триггеров, адресные выходы, выход запро Р са и вход приема синхроимпульса вычислительного блока соединены соответственно с адресными входами, входом запроса и выходом синхроимпульса блока управления, о т л и ч а е - 25 щ е е с я тем, что, с цельк повышения точности контроля путем обеспечения непрерывности измерений, сокрашения времени измерений и обработки результатов, в него введены 3 Р первый коммутатор, соединенные последовательно второй коммутатор, суммирующий блок и блок оперативной памяти, блок Фиксации переполнения, выхоц прерывания блока управления соединен с входом прерывания вычислительного блока, выход блока интегрирования соединен с входом запрета блока Формирования интервалов счета, тактовый вход первого комму О татора соединен с вторым выходом генератора .тактовой частоты, выход сброса блока управления подключен к входу сброса генератора меток времени, выход стробировакия информа- ции, выходы адресной шины, выходы разрешения считывания сегментов оперативной памяти, выход разрешения записи блока управления подключены соответственно к входу стробирования информации входам адресной шины, входам разрешения считывания сегментов оперативной памяти и входу разрешения записи блока оперативной памяти, вход Фиксации переполнения и икформаци 5 онные выходы которого подключены соот-ветственно к выходу блока Фиксации лереполнения и входам информационной шины вычислительного блока, информациокные выходы счетчика меток времени соединены с входами регистрации времени блока оперативной памяти, выход признака ненулевого результата суммирующего блока соединен с входом приема признака ненулевого результата блока управления, вход разрешения записи, вход опроса, вход приращения адреса блока управления подключены соответственно к выходам разрешения записи, опроса и приращения адреса блока формирования интервалов счета, первый и второй выходы управления коммутацией которого подключены соответственно к первому и второму входам управления первого коммутатора, второго коммутатора и блока фиксации переполнения, выходы сброса блока формирования интервалов счета соединены соответственно с входом сброса второго блока счетчиков, с первым и вторым входами сброса блока фиксации переполнения, к входам приема сигналов переполнения которого подключены соответствующие выходы переполнения первого и второго блоков счетчиков, счетные входы которых подклк 1- чены к соответствующим выходам первого коммутатора, а информационные выходы подключекы к соответствующим входам второго коммутатора, выходы первого и второго Р-триггеров подклю" чены к соответствующим сигнальным входам первого коммутатора, а третий вход входного коммутатора соединен с входом генератора тактовой частоты и является входом устройства.2. Устройство по п. ), о т л и - ч а ю щ е е с я тем, что блок формирования интервалов счета содержит соединенные последовательно Р-триггер, первый элемент И и первый элемент ИЛИ, соединенные последавателъко первый,второй, третий, четвертый элементы задержки, второй элемент И и второ.," элемент ИЛИ, причем выход четвертого элемента задержки соединен с вторым входом первого элемента И, вход первого элемента задержки соединен с вход 1 синхронизации Р-триггера и является тактовым входом блока Фармиования интервалов счета, второй вход второго элемента И соединек с прямым выходом Р-триггера и являешься первым выходом управления коммутацией блока Формирования интервалов счета, вторые входы первого и второго элементов ИЛИ соединены и являются входомзапрета блока формирования интервалов счета, третьи входы первого и второго элементов ИЛИ соединены и являются входом сброса блока формирования интервалОв счета, инверсный выход В-триггера соединен с его .Э-входом и является вторым выходом управ ления коммутацией блока формирования интервалов счета, а выходы пер О вого и второго элементов ИЛИ, первого, второго и третьего элементов за держки являются соответственно выходами сбросавыходами разрешения записи, опроса, приращения адреса бло , ка формирования интервалов счета.1 3. Устройство по п, 1, о т л и - ч а ю щ е е с я тем, что блок управления содержит блок формирования 20 адреса оперативной памяти и блок формирования импульсов разрешения записи и считывания, соединенные последовательно, блок Формирования синхроимпульсов периферии и сброса, выход сброса которого соединен с входом сброса блока Формирования адреса оперативной памяти и являетсявыходом сброса блока управления, причем выход приращения адреса онератив- З 0 ной памяти блока формирования синхроимпульса периферии и сброса, а также выход прямого напряжения адреса ввода и выход инверсного напряжения адреса ввода соединены соответственно с 35 входом 11 риращения адреса оперативной памяти блока Формирования адреса оперативной памяти, входами прямого и инверсного напряжений адреса ввода блока формирования импульсов разрешения записи и считывания, входь приема признака ненулевого результата блока формирования адреса оперативной памяти и блока формирования импульсов разрешения записи и считывания соединены и являются входом приема признака ненулевого результата блока управления, вход опроса переполнения счетчика адреса оперативной памяти, вход приращения, выход прерывания и выходы адресной шины блока формирования адреса оперативной памяти являются соответственно входом опроса, входом приращения адреса, выходом прерывания и выходами адресной шины блока управления, адресные вхоцы, вход запроса, выход стробирования, выход синхро.импульса блока формирования синхроимпульса .периферии и сброса являются соответственно адресными выходами, входом запроса, выходом стробирования и выходом синхроимпульса блока управления, а вход и выход разрешения записи и выходы разрешения считывания сегментов оперативной памяти блока Формирования импульсов разрешения записи и считывания являются соответственно входом и выходом разрешения записи и выходами разрешениясчитывания сегментов оперативной памяти блока управления.Счйадомие из ЕЯ 80 О Юычисг. ЬжаИзобретение относится к технике измерений в цифровых линиях связи и может быть использовано для выявления сбоев испытательного псевдослу 5 .чайного сигнала, поступающего на вход линии связи, а также сигнала на выходе линии связи.Цель изобретения - повышение точности контроля путем обеспечения непрерывности измерений, сокращениевремени измерений и обработки результатов.На фиг, 1 приведена структурнаяэлектрическая схема устройствг для 15 контроля сбоев псевдослучайного испытательного сигнала; на фиг2 - временные, диаграммы основных напряжений устройства; на Фиг. 3 - структурная электрическая схема генерато ра псевдослучайного сигнала в параллельном коде с разомкнутыми контурами обратной связи для случая кода с двумя разрядами; на Фиг. 4 структурные электрические схемы пер вого и второго коммутаторов; на фиг.5- структурные электрические схемы первого и второго блоков счетчиков и их . соединения с первым и вторь 1 м коммутаторами, а также блоком Фиксации 30 переполнения; на фиг. 6 - структурная электрическая схема блока формирования интервалов счета; на фиг . 7 временные диаграммы напряжений блока Формирования интервалов счета; на фиг, 8 - структурная электрическая схема блока фиксации переполнения; на фиг. 9 - временные диаграммы напряжений блока фиксации переполнения;на фиг, 10 - структурная электриче ская схема суммирующего блока для числа каналов обработки сигналов Н = 2; на Фиг, 11 - структурная электрическая схема суммирующего блока для числа каналов обработки сигналовБ = 4; на фиг. 12 - ;общая структурная электрическая схема блока управления; на Фиг, 13 - структурная электрическая схема блока Формирования синхроимпульса периферии и сброса блока управления; на фиг. 14 - временные диаграммы напряжений блока Формирования синхроимпульса периферии и сброса блока управления; на фиг. 15 - структурная электрическая схема блока Формирования адреса оперативной памяти блока управления; на фиг. 16 - временные диаграммы напряжений в режиме прерываний вычислительного блока, на режиме считывания содержимого блока оперативной памяти в оперативное запоминающее устройство вычислительного блока и в режиме формирования адреса блока опера,тивнои памяти при записи информации с выходов суммирующего блока и сброса блока; на фиг. 17 - структурная электрическая схема блока формирования импульсов разрешения записи и считывания блока управления; на Фиг. 18 - временные диаграммы напряжений, блока формирования импульсов разрешения записи и считывания,на Фиг.19 - структурная электрическая схема блока оперативной памяти, на фиг,20 - таблица сосстояния входов раз-, решения записиЦЕ и разрешения считыва-ния информации ВЕ блока оперативной памяти в режимах параллельной записи и байт последовательного считывания инФормации.Устройство содержит генератор 1 псевдослучайного сигнала в параллельном коде с разомкнутыми контурами обратной связи 2 тактовои часто" ты, входной коммутатор 3, блок 4 интегрирования, состоящий из фильтра 5 нижних частот.и порогового элемента 6, первые основной сумматор 7 по модулю два и 0-триггер 8, вторые основной сумматор 9 по модулю два и В-триггер 10, первые блок 11 задержки и дополнительный сумматор 1 2 по модели два, вторые блок 13 задержки и дополнительный суммматор 14 по модулю два,первый 15 и второй 16 коммутаторы, первый 17 и второй 18 блоки счетчиков блок 19 фиксации переполнения, суммирующий блок 20, счетчик 21 меток времени, блок 22 оперативной памяти, генератор 23 меток времени,блок 24 управления, блок 25 индикации, вычислительный блок 26 и блок 27 формирования интервалов счета.Генераторпсевдослучайного сигнала в параллельном коде с разомкнутыми контурами обратной связи (для псевдослучайного сигнала с периодом 2 -1 тактов) состоит из П-триггеров 28-33 и сумматора 34 по модулю два в первом канале, а также 0-триггеров 35-41 и сумматор 42 по модулю два во втором канале.Первый коммутатор 15 образуют 0 логических блоков 43 и 44, каждый иэ8 тениям кая на водственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, 1 П Заказ 232 ТирахВНИИПИ Государственного комитета по изобр113035, Москва, Ж, Раув дписноери ГКНТ ССС открытия д, 4/51540 которых содержит по два элемента И 45, 46 и 47, 48.Второй коммутатор 16 выполнен на И коммутационных секциях 49 и 505 (Ы2), каждая из которых содержит по Е коммутационных элементов 51,где 1 с связано с количеством выходов ш блоков 17 и 18 счетчиков соотношением Еш/Ю- количество выходов одно го счетчика). Для 16-ричного счетчикас= 4.Коммутационные элементы 51 состоят из элементов И 52 и 53 и элемента ИЛИ 54.Первый блок 7 счетчиков содержит счетчики 55-5, второй блок 18 счетчиков - счетчики 58-60.Блоки 27 формирования интервалов счета образованы 0- триггером 61,вклю О ченным в режиме деления частоты на два, первом 62 втором 63, третьем 64 и четвертом 65 элементами задержки, ,первом 66 и втором 67 элементах И, первом 68 и втором 69 элементах ИЛИ. 25Блок 19 Фиксации переполнения состоит иэ элементов И 70-73, КЯ-триггера 74 фиксации переполнения счетчиков первого блока 17, БЯ-триггера 75 фиксации переполнения счетчиков ЭО второго блока 18, первого 76 и второго 77 инверторов и элемента ИЛИ 78.Суммирующий блок 20 для Ж = 2 каналов обработки сигналов в предлагаемом устройстве и использования в качестве счетчиков 55-57 шестнадцатиричных счетчиков с емкостью Ч = 16 содержит последовательно соединенные четырехразрядный сумматор 79 и элемент ИЛИ 80. Суммирующий блок 20 для 40 Я4 каналов обработки сигналов в предлагаемом устройстве и при использовании 16-ричных счетчиков образуют четырехразрядные сумматоры 81-83, одноразрядный сумматор 84 и эле мент ИЛИ 85. Блок 24 управления состоит из блока 86 формирования адреса оперативной памяти, блока 87 Формирования 5 О импульсов разрешения записи и считывания и блока 88 Формирования синхро- . импульсов периферии и сброса.Блок 88 формирования синхроимпульса периферии и сброса содержит пер вый 89 и второй 90 дешифраторы, первый 91, второй 92 и третий 93 инверторы, первый 94, второй 95 я третий 96 Формйрователи, первый 97, второй 025 б98 и третий 99 элементы И, элементИ-НЕ 1 00 и КЯ-триггер 1 01 .Блок 86 формирования адреса оперативной памяти образуют первый элемент И 102, первый элемент ИЛИ 103,первый счетчик 104 импульсов, элемент И-НЕ 05, КЯ-триггер 106 фиксации прерывания, второй элементИЛИ 107, инвертор 108, элемент 109задержки, второй элемент И 110,второй счетчик 111 импульсов и дешифратор 112.Блок 87 формирования импульсовразрешения записи и считывания состоит из инвертора 11 3, первого элемента И 114, элемента ИЛИ 115 и элементов И 116-119.Блок 22 оперативной памяти содержит элементы 120-27 памяти, например, с оргайизацией 1 бф 4, нагрузочные резисторы 128-135, подклкченныек выходам элементов 120-127 памятии источнику питания Е , инверторы136 и элементы И-НЕ 137,Устройство работает следующим обРазом.Исследуемый сигнал в виде М-последовательности поступает на вход входного коммутатора 3, который осуще,ствляет в данном случае преобразование из последовательного кода на входе в 2-разрядный бинарный параллельный код на своих выходах. При этомна каждом выходе входного коммутатора 3 длительность кодового импульса равна двум тактовым интервалам,причем сигнал, поступающий на входсумматора 9 по модулю два, соответствует сигналу Я ,в первой половинепредыдущего двухтактного интервала,а сигнал, поступающий на вход сумматора 7 по модулю два, - сигналу Яьво второй половине предыдущего двухтактового интервала преобразованияиз последовательного кода на входев параллельный код на выходе входного коммутатора 3. Начало двухтактового интервала задается напряжением полутактовой частоты с выходагенератора 2 тактовой частоты. Генератор 2 может входить в состав регенерационной аппаратуры исследуемой линии связи либо является специальным выделителем тактовой частоты в предлагаемом устройстве подобным выделителям тактовой частотырегенераторов, Обозначим Я , и Ясоответственно коды сигналов на вы 1540025ходах Э-триггеров 10 и 8 аналогично кодам Я и Я в первой и второй половинах двухтактового интервала, задаваемого напряжением полутактовой частоты с выхода генератора 2 тактовой частоты. Выразим коды Яи Бь. и через Я , и Яи оператор задержки х. Поскольку задержка в каждом из Р-триггеров 11, 13, 28-33, 35-41 рав ,на двум тактовым интервалам, оператор задержки в каждом из Р-триггеровгвыражается в форме хПредлагаемое устройство может работать в двух режимах: режиме синхро низации, когда Р-триггеры 8 и 10 обращены в нулевое состояние импульсом, сформированным на выходе порогового элемента 6, режиме измерения сбоев, когда логические уровни напряжения 20 на выходах Р-триггеров 8, 10 изменяются в соответствии с сигналами на выходах сумматоров 7 и 9 по модулю два, поскольку логический уровень напряжения на выходе порогового эле мента 6 равен нулю.Получим выражение для кодов Я ,и Бна выходах сумматоров 9 и 7 по модулю два в первой и второй поло, винах двухтактового интервала в ре жиме синхронизации, при котором с выхода сумматора 7 на вход блока 4 интегрирования поступает непрерыв - ный поток импульсов ошибок . На выходе блока 4 интегрирования вырабатывается при этом сигнал уровня "1, который сбрасывает в нулевое состояние Э-триггеры 8 и 10. Указанный по-ток импульсов ошибок образуется потому, что сигнал, записанный в Э триггерах 11, 1 3,28-33, 35-41 в момент включения устройства, не соответствует по структуре псевдослучайной последовательности, поступающей на вход устройства, 45 ИВ этом случае код сигнала Б , вы"ражается суммой по модулю два кодаЯ, на одном входе сумматора 9 икода на выходе Р-триггера 33, который 50можно выразить в следующем видеБ = (Бх + Бх )х,где выражение в скобках соответствует коду на выходе сумматора 34 по модулю два, которое является резуль., татом суммирования кода Я хф на перьвом входе сумматоре 34 и кода Бх на втором входе сумматора 34 по мо дулю два. Тогда справедливо соотношение Б, = Я, + Ях" + Бхф . (1) Аналогично можно вычислить, что код на выходе сумматора 7 Бп выражается в виде,Я+ (Б, х + Бх )х Яп + Я, х + Бх", (2)Код Я является результатом эадЕржки псевдослучайного сигнала на один такт. Поэтому, используя оператор задержки х, можно записать соот- ношение Япхф (3) подставив которое в (1) и (2), получим выражения Б, = Б, (1+х" + х)(4)Я" Б (1+ х"+ ) (5) в которых полином 1+х +хсоответ 17ствует, как известно, образующему полиному генератора 1 псевдослучайного сигнала в виде М-паследовательности,Б1 -1Б Бм где Б м 1,1 и Бм+ Есоответствующие значения кодов для И-последовательности в первой ивторой половинах двухтактного интервала;аналогнч 1 ие значения длясбоев И-последователь-с и п ности,Если псевдослучайньгй сигнал ББ вырабатывается генератором соструктурой обратных связей, описываемой образующим полиномом 1+х" +хи не содержит сбоев, то Я , и Я,равны нулю. В этом случае на входахсброса Э-триггеров 8 и 10 установитсянапряжение 0, поскольку на входблока 4 интегрирования поступает нулевое напряжение, В результате Э-триггеры 8 и 1 О функционируют как блок 4задержки. Устройство переходит в режим измерения сбоев,Если при этом в псевдослучайномсигнале появляются отклонения (сбои)1 по сравнению с эталонной М-последовательностью, т.е,540025 О то на входах Р-триггеров 10 и 8 появляются сигналы ошибки Б 8 , которые меняют логические уровни поступающего входног сигнала Я и,ф Б5 При этом опорная псевдослуиайная последовательность, записанная ранее в генераторе 1, не меняется. Благодаря этому на выходах Р-триггеров 1 О и 8 выделяется сигнал оши О бок (сбоев) Б Б соответствующий сигналу сбоев ЕЕ входного испытательного псевдослучайного сигнала Б Я . Структура пачек сбоев в таком случае регистрируется без искажений, причем на выходах Р-триггеров 1 О и 8 появляются сигналы Б, = Е 8= Е, первый из которых соответствует по времени сбою, приходящемуся на первую половину двухтактового интервала, а второй - на вторую половину двухтактового интервала напряжения полутактовой частоты.Покажем теперь, каким образом в предложенном устройстве выходные сигlналы 8, Бвыражаются через входные сигналы 8Б.Для предлагаемого устройства, работающего в режиме измерения сбоев, 30 может быгь записана следующая система уравнений;Яь фф (Бо+ 841)х(8)( 4) 35 Если 7 = р = 4 нс, то максимальное значение тактовой частоты Гт1/Т равно 250 МГц.В предлагаемом устройстве регистрация импульсов сбоев (ошибок) про изводится следующим образом,Импульсы сбоев в параллельном коде поступают на первый и второй сигнальные входы первого коммутатора 15 ив зависимости от фазы напряженийкоммутации счетчиков (фиг.8 б,в)на выходах управления коммутациейблока 27 формирования интерваловсчета, поступающих на входы управления коммутацией первого коммутатора15, появляются на его выходах, причем импульсы сбоев регистрируютсясоответственно счетчиками 55 и 57первого блока 17 счетчиков либо счет+Б(х +х ),( 2)(Би- + Бээ)х; (9) (Бх + Б)х (1+х)х, (10)д(Ях + Б,)х 4(1+х 4)х,(11) где 84, и Бэ - сигналы на выходах Ртриггеров 41 и 33 генератора 1 псевдослучайной последовательности.Иэ системы уравнений (8) - (11) могут быть получены следующие уравнения для ББ яи88,х + 8,(х 4+ хц) ++ Я,= Я,х (1+ х" + х) + + Б, (х " + х ) (13) Умножение на образукщий полином 1+х " +хв уравнениях (2) и (13) означает выделение ошибок Г,Е (см, (6) и (7 из принятой М-последовательности, Поэтому уравнения (12) и (13) для сбоев Е Е могут быть после соответствующих преобразований записаны в следующей фор- ме где Е Е- сигналы ошибок (сбоев) на выходе Ртриггеров 10 и 8.Из уравнения (14) видно, что сигналы ошибок на выходах Р-триггеров 10 и 8 задержаны на два тактовых интервала по отношению к сигналу ошибок (сбоев) во входной последовательности, однако структура сбоев на выходе полностью соответствует структуре пачки сбоев на входе.Благодаря тому, что имеющиеся в устройстве сумматоры 7, 19, 2 и 14 по модулю два нигде не соединяются непосредственно друг с другом, поскольку разделены Р-триггерами 8 и 1 О, сумма задержек в сумматоре по модулю дваи в Р-триггере необходимая для работоспособности устройства должна быть не больше двойного тактового интервала 2 Т, т,е. сэ + С 1 (2 Т.чиками 58 и 60 второго блока 18 счетчиков. Элементы И 45-48 первого коммутатора 15 стробируютс по входу напряжением полутактовой частоты для того, чтобы при многократных сбоях5 счетчики фиксировали количество тактовых интервалов, соответствующих продолжительности сбояНапряжения с выходов счетчиков 55 и 57 ипи 58 и 60 соответствующие количеству зарегистрированных сбоев, поступают через второй коммутатор 16 на входы суммирующего блока 20 в те моменты времени, когда счет импульсов не производится. В суммирующем блоке 20 происходит суммирование разрядов двоичных кодов чисел, соответ - ствующих количеству импульсов сбоев, зарегистрированных в счетчиках групп, 20 а также определение признака ненулевого результата.Если результат суммирования на нулевой, то с помощью блока 24 управления происходит запись в блок 22 опе ративной памяти информации с вьгхода суммирующего блока 20, с выхода счет- . чика 21 меток времени, а также с выхода блока 1 9 фиксации переполнения групп счетчиков. Весь укаэанный объем 30 информации записывается по последовательно увеличивающимся адресам блока 22 оперативной памяти, После записи информации в последнюю ячейку блока 22 оперативной памяти блок 24 управления Формирует сигнал.прерывания вычислительного блока 26. Под воздействием этого сигнала вычислитель- ньпг блок 26 переписывает в свое оперативное запоминающее устройство со держимое блока 26 оперативной памяти, после чего вычислительный блок 26переходит к продолжению прерванного процесса обработки данных или регистрации результатов обработки в блоке 25 индикации, а в блок 22 оперативной памяти в следующем интервале измерений записывается информация о количестве зарегистрированньгх сбоев .Обработка информации в вычислительном блоке 26 заключается в преобразовании во внутренний формат данных о количестве сбоев, показаний счетчика меток времени, соответствующих моменту завершения очередного интервала измерений, а также бита переполнений групп счетчиков, единичное значение которого указывает, что количество сбоев эа интервал измерений превосходит максимальнуюемкость счетчиков групп, Если такоеявление происходит слишком чэсто,тоэто свидетельствует о необходимостиуменьшения длительности интервалаизмерений сбоев. Нулевое значениебита переполнения свидетельствует,что пачка сбоев, укладывается повремени в интервал измерений, а соответствующее количество сбоев можетв дальнейшем быть использовано пристатической обработке результатов,Дальнейшая обработка информациив вычислительном блоке 26 может заключаться в накоплении информации навнешнем накопителе в случае переполнения памяти оперативного запоминающего устройства вычислительного блока 26, подсчете доли интервалов измерений с ошибками (сбоями) и безних, подсчете средней частости сбоев, построении гистограммы количества сбоев, построении распределения количества сбоев в зависимости отвремени суток,Рассмотрим теперь более подробноособенности работы блока 27 формирования интервалов. счета, блока 19 Фиксации переполнения групп счетчиков иблока 24 управления,На вход блока формирования интервалов счета постуйают импульсы метоквремени (Фиг.7 а) с генератора 23меток времени.1П-триггер 61, включенный в режим деления частоты, вырабатывает напря- . жение коммутации счетчиков первого блока 17 (фиг.7 б) и напряжение коммутации счетчиков второго блока 18 (фиг.7 в), Благодаря последовательно включенным элементам 62-64 задержки на выходах формируются соответственно импульсы разрешения записи содержимого суммирующего блока 20 и выходного сигнала блока 19 Фиксации переполнения в блок 22 оперативной памяти (фиг.7 е), импульсы опроса переполнения счетчика адреса блока оперативной памяти (фиг,7 з) и импульсы приращения содержимого счетчика адреса блока оперативной памяти (Фиг,7 ж). Для каждой иэ групп счетчиков формируется напряжения сброса (фиг.7 г,д). Благодаря включению четвертого элемента 65 задержки импульсы сброса формируются после того, как произошла запись информации в блок 9225 оперативной памяти и выполнено изменение адреса блока 22 оперативной памяти с целью подготовки блока 22 дляпоследующей фиксации результатов из 5мерений. Кроме того, сброс счетчиковпроизводится напряжением с блока 4интегрирования по входу запрета, атакже по входу сброса напряжениемсброса с выхода сброса блока 24 управления,поступающем в начале измеренийпри подготовке устройства к рабате.Сброс блоков 17 и 18 счетчиков по входузапрета гарантирует,что не будет регистрации пачек сбоев, которые могут вазниккуть из-за случайной рассинхронизации генератора 1 псевдослучайногосигнала по отношению к входной псевдослучайной последовательности,. Блок 1 9 фиксации, переполнения 20блоков 17 и 18 счетчиков предназначен для формирования признака переполнения групп счетчиков при регистрации ими импульсов сбоев. Временныедиаграммы, изображенные на фиг. 9,соответствуют случаю, когда произошлопереполнение в одном из счетчиков первого блока 17 (Фиг.9 в), в результате чего сброшенный в начале измерений КЯ-триггер 74 установится в состаяние "1" (Фиг.9 д,е), которое существует до тех пор, пока не поступитимпульс сброса счетчиков первой группы (фиг.9 г) ка вход сброса КБ-триггера 74 через инвертор 76. Посколькупри этом подсчет импульсов сбоев вовторой группе счетчиков не производится, то КБ-триггер 75 фиксации переполнения счетчиков второго блока7 остается в сброшенном состоянии 40(фиг,9 з), так как на входы элемента И 72 (входы приема переполнениясчетчиков второго блока 18) не павступает сигнал переполнения. Сигналыс триггеров 74 и 75 фиксации переполнения мультиплексируются на выходблока 19 Фиксации переполнения только в моменты, когда происходит запись информации в блок 22 оперативной памяти (фиг,9 ж). Это производится с помощью мультиплексора, содержащего элементы И 71 и 73 и элемента ИЛИ 78 и управляемого напряжениями коммутации счетчиков второгои первого блоков 17 и 19 (фиг.9 б,а), 55т.е. зафиксированный КЯ-триггером 74сигнал переполнения счетчиков первого блока 17 передается на выход блока 19 Фиксации. переполнения в моменты, когда производится подсчет импульсов сбоев во втором блоке. 18 счетчиков, и наоборот.Блок 24. управления осуществляет управление блоком 22 оперативной памяти, счетчиком 21 меток времени, генератором 23 меток времени, взаимо- действует с блоком 27 формирования интервалов счета, вычислительным блоком 26, получает сигнал признака ненулевого результата от суммирующего блока 20.Рассмотрение рабаты блока 24 управления целесообразно начать с описания Функционирования блока 88 формирования синхроимпульса периферии и сброса. Адресная шика вычислительного блока 26 подключена к входам дешифраторов 89 и 90 Вычислительный блок 26 вырабатывает две адресные комбинации - комбинацию сброса и комбинацию ввода информации в вычислительный блок 26, при которой на выходе инвертора 92 вырабатывается импульс напряжения, Форма которого представлена на фиг. 14 а, При вводе информации из блока 22 оперативной памяти в вычислительный блок 26 вырабатывается напряжение запроса, поступающего ка вход и представляющее собою серио импульсов (фиг,14 б), количество которых равно количеству байт передаваемой информации. Отрицательные перепады, приходящиеся на положительный импульс фиг.14 а, соответствуют моментам запроса. информации, Формирователь 94 обеспечивает задержку, необходимую для установления вводимого в вычислительный блок 26 напряжения на выходе схемы стробирования блока 22 оперативной памяти (в состав схемы стробирования входят икверторы 128, элементы И-НЕ 129), Из напряжения (фиг.14 г) на выходе первого формирователя 94 вторым Формирователем 95 вырабатывается запускающий импульс (фиг.14 д,е) который проходит на вход сброса КЯ- триггера 101 при условии, что сформирован адрес ввода и не сформирован адрес сброса. На выходе КБ-триггера 101 при этом формируется отрицательный перепад синхроимпульса периФерий (фиг.14 ж), поступающий в вычислительный блок 26. Поступление указанного отрицательного перепада является для вычислительногоблока 26 приказом к началу ввода инФормации, после завершения котороговычислительный блок 26 формирует положительный перепад импульса запросаинформации на входе (фиг.14 б),Подвоздействием указанного положительного перепада КБ-триггер 101 возвра-,щается в состояние 1", при этомцикл Формирования синхроимпульса периферии заканчивается (Фиг.14 ж).Кроме того, под воздействием указанногоположительного перепада формируетсяна выходе импульс приращения адресаблока оперативной памяти (Фиг.14 и).При этом Формирователь 96 вырабатывает импульсы (фиг,14 з), первый изкоторых не пропускается на выход путем стробирования напряжения на выходе (фиг.14 а) элемента И 98. Импульсы стробирования на выходе(фиг.14 к) вырабатываются с помощьюэлемента И 99 из инвертированного напряжения запроса информации(фиг.14 в)и напряжения на выходе инвертора 92(фиг,14 а), соответствующего интервалу ввода информации в вычислительный блок 6,Из описания работы блока 88 следует, что формирование синхроимпульсов периферии, импульса прирашенияадреса блока 22 оперативной памятии напряжения стробирования информации не происходит, если из вычислительного блока 26 поступает адреснаякомбинация сброса, устанавливающаятриггер 101 в состояние "1" черезэлемент И 97. Поэтому для Формирования адреса сброса используется команда вывода вычислительного блока26, для завершения которой не требуется синхроимпульс периферии, Этопозволяет упростить блок 24 управления.Рассмотрим теперь работу блока 86формирования адреса оперативной памяти блока 27 управления в различныхФазах его функционирования, представленных временными диаграммами наФиг. 1 7,В Фазе формирования прерывания вычислительного блока 26 состояние первого счетчика 104 импульсон соответствует максимальной емкости счетчика (например, 15, см.фиг.16 г), Поступающий на вход импульс опроса переполнения счетчика адреса блока 22оперативной памяти (т,е. счетчика 104показанный на временной диаграмме 10 15 20 25 30 35 40 45 50 55 Фиг,166, проходит на вход установки КБ-триггера 106 (фиг.1 бд) при условии, что произошла запись информации в блок 22 оперативной памяти по еемаксимальному адресу (т.е. при условии, что был сформирован признак ненулевого результата на входе (фиг,2 ж). При этом триггер 1 06 устанавливается в состояние 1 (Фиг.16 ж). Сигнал прерывания снимается в вычислительный блок с второго выхода триггера 1 06. Длительность сигнала прерывания должна несколько превышать время перехода .вычислительного блока на прерывание, Указанная длительность обеспечивается элементом 109 задержки, сигнал с выхода которого поступает на вход сброса триггера 1 06 через элемент И 110 (фиг.16 е), на другой вход которой поступает сигнал уровня 1 ., поскольку сигнал сброса на выходе блока 88 в рассматриваемой Фазе не Формируется и имеет ненулевой уровень, В самом начале прерывания происходит сброс счетчика 104 в ненулевое состояние через элемент ИЛИ 1 07 импульсом прерывания, который удерживает. счетчик 104 в сброшенном состоянии, не позволяя импульсу приращения содержимого счетчика 104 (фиг,1 бв) изменить состояние этого счетчика .104. Поскольку к моменту прерывания вычислительного блока 26 память блока 22 оперативной памяти заполнена результатами измерений, сигнал прерывания является для вычислительного блока 26 приказом начать ввод данных из блока 22 оперативной памяти.В фазе считывания данных из блока 22 напряжение приращения адреса блока 22 оперативной памяти равно нулю (Фиг.1 бк), так как импульс приращения адреса (Фиг,1 бв) закончился. Поэтому изменение состояния сброшенного до этого счетчика 104 возможно только импульсом приращения адреса (фиг.1 би), сформиронанным в блоке 88 (Фиг.14 и). При этом на счетный вход счетчика 104 поступает серия импульсов (Фиг.1 бэ,и), приводящая к изменению состояния счетчика 104, а после его переполнения и к изменению состояния счетчика 111, сброшенного . ранее в нулевое состояние импульсом адреса сброса с выхода блока 88 (Фиг.16 с) или импульсом переполнения с прямого выхода триггера 106(фиг.16 т) . Счетчик 111 являетсясчетчиком сегментон блока 22 оперативной памяти. Дешифратор 12 выделяет на своих выходах напряженияуправления считыванием первого, вто 5Рого, третьего и четвертого сегментон блока 22 оперативной памяти(фиг.бл,м,н,о).В фазе Формирования адреса блока22 оперативной памяти при записи внего содержимого суммирующего блока20 на вход блока 86 поступает напряжение признака ненулевого результатасуммирующего блока 20 (фиг,16 п). Импульс изменения адреса блока 22 оперативной памяти (Фиг,16 в) поступает через элемент И 102 и элементИЛИ 103 на счетный вход счетчика 104(фиг.16 р), вызывая изменение егосостояния и подготавливая следующийадрес блока 22 оперативной памятидля записи в него очередной порцииинформации, На вход поступает нулевой уровень напряжения (фиг,14 б,14 э, 2514 и) до начала или после окончанияввода информации в вычислительныйблок 26, что позволяет импульсу свхода попасть на счетный вход счетчика 104 через элемент ИЛИ 103,В Фазе сброса блока 86 на входпоступает импульс общего сброса устройства (Фиг.1 бс) с выхода инвертора блока 88, что вызывает сброс счетчиков 104, 111 (фиг.16 у) и триггера 106 фиксации переполнения (Фиг. ба) .Импульс с выхода триггера 106 Фиксации прерывания (фиг,.16 т) вызываетсброс счетчиков 104,1. адреса и сегментов (Фиг.бу), 40Узел 87 формирования импульсов разрешения записи и считывания блока 24управления предназначен для управлечия записью количества сбоев (ошибок) и показаний счетчика 21 меток 45времени в блок 22 оперативной памяти,а также для управления считываниеминформации иэ блока 22 оперативнойпамяти при ее вводе в вычислительныйблок 26,50При записи и считывании информациив блоке 22 оперативной памяти необходимо сформировать напряжения на выходах разрешения считывания сегментовоперативной памяти и выходе разрешекия записи н соответствии с таблицей,представленной на фиг.20.Исходным напряжением для формирования напряжения разрешения записи ЫЕ уровня "0 является импульс разрешения записи информации со счетчиковсбоев в блок оперативной памяти(Фиг.18 г). Импульс разрешения записи ИЕ поступает однонременно на входы разрешения записи ЮЕ всех элементов памяти 120-127, блока 22 оперативной памяти. При записи количестваошибок и меток времени напряжение импульса записи изменяется от состояниядо состояния "0" (фиг.18 д), и формируется при следующих условиях: напряжение на выходе дешифратора 90"1" (нет адресной комбинации ввода),соответственно инверсное напряжениена выходе инвертора 92 дешифратора 90равно нулю (Фиг.18 б) признак ненулевого результата на выходе блока суммирования равен 1" (фиг.8 в). Приэтом формируется импульс разрешениязаписи ИЕ ( Фиг.8 д), поступающийв блок 22 оперативной памяти. Напряжения разрешения считывания КЕ равны кулю из-за того, что прн записи информации и блок 22 напряжение навходе (фиг.18 б) равно нулю. Приэтом напряжения на выходе все элементов И 16-119 равны нулю (фиг.18 е, ж,з,и).При вводе информации н вычислительный блок напряжение на выходе 132, поступающее на входы разрешения записи УЕ элементов 1 20-1 27 бло ф ка 22 соответствует уровню т.е. запись информации в блок 22 запрещена. На выходах последовательно но времени появляется нулегой уровень напряжения во время действия адресной комбинации ввода на адресной магистрали вычислительного блока 26 (Фиг.19 е,ж,э,и), что приводит к последовательноМУ считыванию из микросхем первого сегмента, второго сегмента, а также третьего и четвертого сегментов блока 22 опера- тинной памяти. Сегменты включены по схеме МОНТАЖНОЕ ИЛИ ка общие нагрузки - резисторы 128-135, информация с которых снимается на шину ввода вычислительного блока 26 н инвертированном виде с помощью схемы ввода, содержащей инверторы 1 28, элементы И-НЕ 129, стробируемые по входу напряжением (фиг.14 к) с выхода элемента И 98.Рассмотрим дна характерных случая работы предлагаемого устройства с