Арифметическое устройство
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Текст
(21) 1 присоединенпем заявки Гееударетве 13 еи 1(еюите Совета Министров СССР да делаю изее 3 ретений(32) П ритет Оп бликовано 15.08 5. БюллстсОп е 1 са нея 53) УДК 681,325.5(088,8) и открытии 8.10.75 а 0 Ч ЕП(0 В 2 Н И 2) Авторы изобретения ф, Ковалев и Р. В. Гнить 71) Заявител 54) АРИФМЕТИЧ Е УСТРОЙСТВ 1Изобретение относится к вычислительноц технике и может Оыть использовано для реализации вычислительных машин и средств автоматики на динамических элементах.Известны арифметические устроиства, со держащие одноразрядные комбинационные сумматоры, ячеики переноса, сдвигаюецпе регистры, количество и разрядность коЕорых равна числу фаз синхронизации, и схему синхронизации, причем Выходы переноса сум маторов соединены с первыми входами соо 1- ветствующих ячеек переноса, Выход первоп ячейки переноса соединен с одним из входов второго сумматора,1-Еедостаток известных устройств заключается в том, что количество одноразрядных сумматоров равно числу фаз устроиства синхронизации.Целью настоящего изобретения является уменьшение количества оборудования путем 20 уменьшения количества Одноразрядных сумматоров.С этой целью в устроиство Введены коммутаторы, причем входы перво о коммутатора соединены с выходами нечетных регистров, а 25 входы второго коммутатора соединены с выходами четных регистров, выходы коммутаторов соединены с другими входами соответственно первого и второго сумматоров, выходы суммы которых соединены со Входами соот- зо Ветстье 1 по нечетпых и четных рсгистро 13, при этом выходы нечетых фаз схемы синх 30 нпзацип сое;шнены СО Вторым Входом псрьой 51 чсйкп псрсноса, 2 Выходы 1 етнь 1 х фаз схемы с:нхроппзацш; сосдпнеЕЕЫ со вторым Входом Второи ячепкп переноса, выход которои СОС, ИВЕН С ОДППХ ЕЕЗ ВХОДОВ ПЕ 3 ВОЕО СУ:МТО- ра,Схема арифметического устройства прнедена на чертеже.,5 стройство состоит из Одноразрядных комОинационных ст .1 ме 1 т 0130 В 1, 2, выхОДь Ес 3 еНОса которых сосдпнены со 3 ходам 11 ячсек пе 13 еноса 3, 4.Выходы схемы спнхРонпзацпи 5 (5 ь 55 ь , 5 и) заведень; со сдвшом на одну фазу и" сдвш ающпе регистры 6, 7, Ь, 9, прпем количество и разрядность регистров равны 11 Сгу фаз СЕНхронпзацЕЕН. Кроме гого, нечетные фазы схемы спнхронпзацЕш (51, 5 е,О. ) ЗаВЕЛ СНЫ На СООТВЕТСТВУ 10 ЩПе 13 ХОД 51 ЕС 11 КИ НС 13 еноса 3, а четпыс фазы (5;, 5,5 ) -- па вход Ееики;ереноса 4. )3 ыхо,ы нечетных регистров соедшены со входамп коммутатора 10, 2 четных - СО БхОД 22111 1(ох мутато 32 1 1; Выходы котМутаторов 10, 11 соединены со ВходаешЕ сумматоров 1, 2 соответственна.Входы 12, 13 являются входа.;Ен устропства, а выходы 14, 15 ком мутаторов - ы хода.м ист 130 нств;.;уощх оораз)м.1 ОСЛЕ ПОс 1 П Ца:Хс , иГаемых 01 и О 1, с из:хо.)х Г;1:",:)О) ьсьд П)Оисхо;1 т аицсьЧаетЬ рЕГИСтр 6 1 ИС:)СИ)с 1: С,.С ; )П:1.,)3 Я,Ч Б 51 ЧЕЙК) . 1)ОСИ)ЛЬКс Я с,и.;.ОЕЗ ЗаЕ)5 КК:1, ИОСЛС ПО;а 1 П ЗХ1; СТтора ) слагаемых а; и а,: с, ;х,ПсЛЬСа СИНХИИЗИцц О,:ЗОИСХ,;Ика и запись зцасиий лиы 1 ис Г ,1., :.7 и перенос 11 чейку 1. ,",)1:х) з)" сс,) 10ц:Х НСЧСТЦЫХ (ЕТИХ),): )и,:) 1;Ги илп л ьсо) сих )01:)и аП) и;1;с хо .:запись зазр)1,; у),)ы н .р;ч:с:5.1) р.СтРа 8 19) сЕ)ЕЗ тЕ 5 КЕ СХЕ) 1, .,2) П 10 С; Л Е Т .: 3 0 и П, 1, 1, И и Арифметическое ",стройс, к) с)л; я;ОЛН 0323)515 и.С Ко;.ис 1:1;Иц с: ячейки перец)с 1, сИиакипие пз ист 1. 1 ГСП,С., . ХО 1 П1 с, ,с, , Ь О, с., , 1, ).а сс, Ьсс с1с)К , 5) ,с) ) ) а С,)Е ) ИЬ)1,Ч 1;Ьг,1 Ь;С;:1: . 1)С,.С Г;,)1, с ЗХС,1О,",п с.ы с) ) хо 1:)11;с)п);), О С ,а ) с) ) ПП) )Е С ГЬС.И . 5 1 О.,1.
СмотретьЗаявка
1711782, 09.11.1971
ПРЕДПРИЯТИЕ ПЯ В-2969
КОВАЛЕВ ВЛАДИМИР ФЕДОРОВИЧ, ГНИТЬКО РОСТИСЛАВ ВАСИЛЬЕВИЧ
МПК / Метки
МПК: G06F 7/385
Метки: арифметическое
Опубликовано: 15.08.1975
Код ссылки
<a href="https://patents.su/2-481034-arifmeticheskoe-ustrojjstvo.html" target="_blank" rel="follow" title="База патентов СССР">Арифметическое устройство</a>
Устройство для формирования сквозного переноса в паралленом сумматоре
Номер патента: 625205
Опубликовано: 25.09.1978
МПК: G06F 7/50
Метки: паралленом, переноса, сквозного, сумматоре, формирования
...раз ряда операндов устройства.На чертеже показана функциональнаясхема первых трех разрядов устройства.Сигналы переноса формируются сразу.после того, как оба слагаемых поданы 25 на регистры операндов. Сигналы Х)- Х,625205 Заказ 5405 ППП Патент, г. Ужгород, ул. Проектная, 4 с соответствующих разрядов регистра первого операнда и сигналы ) 1- 3 с соответствующих разрядов регистра операнда поступают на входы элементов И 1- И 5 и на входы элементов ИЛИ 6 и 7.На выходах элементов И 3 - И 5 непосредственно формируются сигналы переноса для 2 -4 разрядов (поступающие в первом разряде непосредственно, а в последующих через элементы ИЛИ 8 и 9 на выходы 10-12) с младших соседних раэ О рядов операндов.Выходы элементов И 1 и 2 подключены...
Блок переноса для матричного сумматора
Номер патента: 624229
Опубликовано: 15.09.1978
Авторы: Есипов, Захаревич, Мещеряков, Никаноров, Попов, Степанов, Фомин, Хетагуров, Юшкетов
МПК: G06F 7/50
Метки: блок, матричного, переноса, сумматора
...соединены с выхоцными шинами 14 и 15 переноса в спецующий разряд.Уэеп коммутации содержит четыре маггитных сердечника 16 17, 18, 19, прошитых кроме перечиспенных шин, обмотками управпения., 2 О, коорые поцкпючены70к амиттервм и базам соответствующихтранзисторов 21, 22, 23 и 24,Работает устроиство спецуюшим образом.В первом такте на входные шины 4 соцного из разряцов матричного сумматорапоступает коц поразрядной суммы в коце (1) иэ (п 1), Г 1 ри этом,. в регистры 1и 2 записывается вход поразрядной суммы и суммы, увеличенной на единицу, соогЗоветс твенно. В этом же такте осущес гвляе гсяподача сигналов П(перенос) и Ф (старшаяцифра) на уэеп коммутации 1 О, где прсисходит вычисление функций 11, П, Г 17 о 1и ПЧгП, опрецепяющих...
Фазо-импульсный сумматор
Номер патента: 651343
Опубликовано: 05.03.1979
Авторы: Жабин, Корнейчук, Меженый, Оснач, Скорик, Тарасенко
МПК: G06F 7/50
Метки: сумматор, фазо-импульсный
...сигнал, который через элементИЛИ 10 поступит на шину сигнала переноса 3651343чен к выходной шине фазо-импульсногосумматора, выходы переноса сдвигателя имногоразрядного двоичного накапливающего сумматора подключены ко входам третьего элемента ИЛИ, выход которого подключен к шине переноса в старший разряд.Сущность изобретения поясняется чертежом, где изображена функциональная схема фазо-импульсного сумматора,Фазо-импульсный сумматор содержитмногоразрядный двоичный накапливающийсумматор 1, вход младшего разряда которого соединен с шиной сдвига переноса изпредыдущего разряда. К информационнымвходам двоичного сумматора 1 подключенвыходами сдвигатель 2, вход сдвига и входразрешения передачи информации без сдвига которого соединены...
Блок переноса для матричного сумматора
Номер патента: 1061135
Опубликовано: 15.12.1983
Авторы: Голотюк, Попов, Юшкетов
МПК: G06F 7/50
Метки: блок, матричного, переноса, сумматора
...с кон. цами шин считывания соответственно первого и второго в-разрядных регистров того же гп-ичного разряда, третий вход узла коммутации соединен с входом старшей цифры, а четвертый вход - со входом поразряд. ного переноса а-ичного разряда блока, первый и второй выходы узла коммутации соединены с началами шин считывания соответственно первого и второго т-ичных регистров следующего п-ичного разряда, пятый вход узла коммутации соединен с входом инверсии старшей цифры, а шестой вход - с входом инверсии поразрядного переноса т.нчного разряда блока, седьмой и восьмой входы узла коммутации соединены соответственно с третьим и четвертым выходами узла коммутации прудыдущего т-ичного разряда. пт-ичные разряды разбиты на группы, причем третий и...
Устройство переноса для двоичных сумматоров
Номер патента: 221393
Опубликовано: 01.01.1968
Авторы: Всесоюзный, Пчахч
МПК: G06F 7/50
Метки: двоичных, переноса, сумматоров
...1 и соответственно выполняются следующие условия: (А,В,+А,В;)Р=.1 для элементов 7 (по входу 14) и (А,В, + А,В,) Р = 0 для элементов 8 (по входу 15). Указанные условия означают появление положительного минимума напрякения на выходе повторителя 7 и установление низкого (нулевого) уровня на выходе 8,Если разрешение на перенос 1 имеется для группы последовательных разрядов, то в подготовительном этапе цепь переноса будет состоять из диодов 2 и 1, включенных в проводящем состоянии, Импульс переноса 1, возникающий в одном из младших разрядов, распространяется по указанной цепи переноса с большой скоростью и завершает свой путь перед разрядом, для которого (Л; В, + А, В,) =О, и диод 1 оказывается запертым.При этом имеет место...
Предыдущий патент: Устройство для ввода-вывода информации
Следующий патент: Накопительный “п”-разрядный сумматор
Случайный патент: Устройство для коммутации тока