Устройство для задания скорости интерполирования

Зсмк, "а: О П И С А" Й"И" ИЗОБРЕТЕН И К АВТОРСКОМУ СВИДЕТВДЬСТВУ473990 Союз Советских Социалистических Республик) Приоритет Государственный комитет Совета Министров СССР по делам изобретений и открытий.06,75. юллетепь2 сания 19.0 ата опублико ния о торыобретв. А. Ярмош, ф. Г. Мильнер, И. М. Кулинец, С, В. Степочкин и С. Х, Блох Институт технической кибернетики АН Белорусской ССР) Заявит УСТРОЙСТВО ДЛ ИНТЕРПОЛЯ ЗАДАНИЯ СКОРОСТИИРОВАНИЯ состав импул соедин 11 нфор схемы блоке ются ни. Выходные 25 подключены гоканального ное устройств тарных кодов реса 2 подкл 30 ра 7, подклюшины выходногоо входам заданиинтерполятора,о задает скорост К счетному вхоючен выход задат енный также к коммутатора 3 я скорости мнокоторому дань выдачи униду регистра адощего генератоходу блока упстигаетс Изобретение относится к области автоматики и вычислительной техники, а именно, к устройствам, служащим для задания многоканальным интерполяторам скорости выдачи унитарных кодов па станки с числовым программным управлением, не имеющие датчиков обратной связи по положеппю.Известные устройства аналогичного назначения содержат блок буферной памяти, кодовые входы и выходы которого связаны со счетчиком и регистром номера скорости, а к адресным входам подсоединен один из вьходов регистра адреса, другие выходы которого подключены к выходному коммутатору, задающий генератор и блок управления, выходы которого подсоединены к счетным входам регистра адреса и счетчика.К недостаткам подобных устройств отно. сится невозможность использования их для задания скоростей устройствам, управляемым многоканальным интерполятором, так как они не могут выдавать управляющие импульсы с программируемой частотой сразу по нескольким каналам.Целью изобретения является расширение области применения устройства, а именно, обеспечение возможности задания скорости интерполирования одновременно по нескольким каналам,Поставленная цель доя тем, что в 2устройства вводится схема двоичного ьсного умножения, выход которой подеп ко входу выходного коммутатора, мацпя, необходимая для работы данной по нескольким каналам, хранится в буферной памяти, а каналы обслуживастройством последовательно во времеСхема устройства приведена на чертеже. О В состав его входит блок 1, буферной памятп, к адресным входам которого подключены выходные пгппы регистра адреса 2, представляющего собой счетчик с коэффициентом пересчета, равным количеству обслуживаемых устройств. Выходы регистра адреса 2 подключены ко входам выходного коммутаго 11 а 3.Кодовые шины блока 1 буферной памяти,подключены ко входам регистра 4 номера скорости и счетчика 5, выходы которых подклю- О чены также ко входам схемы 6 двоичного импульсного умножения, выход которой соединен со вторым входом выходного коммутато- раПодписное 3равления 8, выход которого подключен ксчетному входу счетчика 5.Входы блока управления 8, регистра 4, регистра номера скорости, регистра адреса 2 исчетчика 5 подключены к соответствующимвыходам многоканального интерполятора, откоторого устройство получает исходную информацию для работы,Работа устройства осуществляется следующим образом.В начале отработки каждого кадра интерполирования, осуществляемой многоканальным интерполятором, из последнего поступает в устройство для задания скорости интерполирования код номера скорости и номерустройства, которому он предназначен,Номер устройства заносится в регистр адреса 2, а код номера скорости - одновременно в регистр 4 номера скорости и счетчик 5,После этого по сигналу из блока управления 8 производится запись содержимого регистра номера скорости 4 и счетчика 5 в ячейку блока буферной памяти, адрес которой находится в регистре адреса 2 и соответствуетномеру канала, для обслуживания котороготребуется данная информация,Затем по сигналам задающего генераторапроисходит циклический опрос и обработкасодержимого ячеек блока 1 буферной памяти,При этом по каждому импульсу задающего генератора 7 происходит следующее.В регистр адреса 2 прибавляется единица,после чего блок управления 8 производитчтение содержимого ячейки блока буфернойпамяти по данному адресу в регистр 4 номеЛ Раппунт 4ра скорости и счетчик 5. Затем по сигнал из блока управления 8 к содержимому счет чика 5 прибавляется единица. Сигналы уста новки в единицу триггеров последнего поступают на входы схемы 6 двоичного импульсного умножения, на другие входы которой поступает код номера скорости из регистра 4 номера скорости. Выходной сигнал схемы б поступает на вход выходного коммутатора 3, который выдает управляющий сигнал в тот канал, номер которого соответствует адресу в регистре адреса 2. После этого по сигналу из блока управления 8 происходит запись со. держимого счетчика 5 и регистра 4 в ту же ячейку блока 1, буферной памяти, откуда оно было прочитано, Затем цикл работы устройства повторяется,Предмет изобретения Устройство для задания скорости интерполирования, содержащее блок буферной памяти, кодовые входы и выходы которого связаны со счетчиком и регистром номера скорости, а к адресным входам подсоединен один из выходов регистра адреса, другие выходы которого подключены к выходному коммутатору, задающий генератор и блок управления,зовыходы которого подсоединены к счетным входам регистра адреса и счетчика, отличаюи 1 ееся тем, что, с целью расширения области применения устройства, оно содержит схему двоичного импульсного умножения, ко входам которой подключены выходы регистра номера скорости и счетчика, а выход подсоединен к выходному коммутатору.гппнппюспуеп пппб щпру