Умножитель кодов

1 47086 Союз Советских Социалистических Республик(5 Кл. 6 06 д 7/1 с присоединением заявки осударственнын комитет авета Министров СССР па делам изобретений.7 о, Болл крыт Дата опубликования описания 21.08.7(54) УМНОЖИТЕЛЬ КОД Изобретение относится к области гибриднойвычислительной техники и может быть использовано в гибридных машинах для перемножения малоразрядных кодов,Известны умножители кодов, содержащиелогические схемы И и весовые резисторы,операционный усилитель и нелинейности типазона ограничения и зона нечувствительности,Известные устройства обладают недостатками, которые состоят в существенных аппаратурных затратах на их реализацию, невысокомбыстродействии, а также отсутствии однотипного кодового входа и выхода, что затрудняетих использование и гибридных машинах.Упрощение схемы устройства, повышениебыстродействия и обеспечение кодового входа - выхода достигается тем, что выходы логических схем И через соответствуюгцис весовые резисторы соединены с входными резисторами операционных усилитслей, выход усилителя предыдущего разряда через резисторвзвешенного переноса соединен со входо.; последующего разряда, Выходы усилителей соединены с выходами узнокителя, а входы умножителя подключены ко входам схем И.На чертеже изображена схема устройства.Устройство содержит в каждом разряде набор логических схем И 1 - 3, набор весовыхрезисторов 4 - 6, входные резисторы 7, набор операционных усилителей 8 с нслинейностями типа зона ограничения 9 и зона нечувствительности 10 - 12 в цепях обратной связи и резисторы взвешенного переноса 13.5 Количество операционных усилителей 8 определяется числом разрядов г, используемых для представления множимых кодов, На Входы операционных усилителей 8 через входные резисторы 7 и весовые резисторы 4 - 6 с веса ми 2, где= О, 1 (п - 1), подключенои групп логических схем И 1 - 3. В свою очередь, каждая группа содержит л логиче.ских схем И 1, 2 либо 3 таким образом, что с-и разряд множителя объединяется в схемах 15 И поочередно с каждым разрядом множимого.Какд.й операционный усилитель 8 содержит в цепях обратной связи нелинейность типа зона ограничения 9 с порогом 0,5 для по лучсния стандартного сигнала на выходе и нелинейность типа зона нечувствительности 10 - 12 с порогом 2 - 0,5, где= О, 1 (и - 1), для получения сигнала суммы токов на выходе усилителя. Так для получения циф ры 1 па ьыходс усилителя младшего разряда порог равен 0,5; а для получения цифры 2 на выходе следующего усилителя - 1,5 и т. д.Выход усилителя предыдущего (старшего) 30 разряда через весовой резистор 13 подключен470816 Составитель В, ГуляевРедактор Е. Семанова Техред Е. Подурушина Корректор И, Позняковская Заказ 1986/14 Изд.1449 Тираж 679 Подписное Типография, пр. Сапунова, 2 ко входу усилителя последующего разряда, причем вес этого резистора 21, где / = О, 1 (и - 1), 1 - номер усилителя,Устройство работает следующим образом.Умножение кодов производится по модулю (2" - 1). В соответствии с этим при наличии единиц в определенных позициях множимого и единицы в -м разряде множителя срабатывают логические схемы И 1 - 3, принадлежащие 1-и группе, При этом при срабатывании только одной логической схемы И 1 - 3 на входы усилителей через один из весовых резисторов 4 - 6, вес которого равен остатку ог деления результата умножителя -го разряда множителя на 1-й множимого на величину модуля (2" - 1), поступает ток определенной величины. Если срабатывают сразу несколько логических схем И 1 - 3 в пределах одной группы или в разных группах, то на входах усилителей производится суммирование взвешенных токов, полученных на весовых резисторах 4 - 6. В свою очередь, это приводит к срабатыванию нелинейностей типа зона не- чувствительностей 10 - 12 в цепях обратной связи некоторых усилителей 8 (в зависимости от величины суммируемого тока и .порога) и появлению стандартных сигналов на выходах усилителей. С выходов усилителей 8 через ре зисторы взвешенного переноса 13 токи обратных знаков поступают на входы усилителей, где окончательно суммируются алгебраически, После окончательного суммирования всех то ков на выходах операционных усилителей 8 окажется код произведения по модулю (2" - 1) двух кодов 1 О П р едм ет изобретенияУмножитель кодов, содержащий в каждомразряде логические схемы И и весовые резисторы, резисторы взвешенного переноса и операционные усилители по числу разрядов 15 перемножаемых кодов с входными резисторами на входах и нелинейностями типа зона нечувствительности и зона ограничения в цепях обратной связи, отличающийся тем, что, с целью упрощения устройства, выходы 20 логических схем И через соответствующиевесовые резисторы соединены с входными резисторами операционных усилителей, выход усилителя предыдущего разряда через резистор взвешенного переноса соединен с входом 25 последующего разряда, выходы усилителейсоединены с выходами умножителя, а входы умножителя подключены ко входам схем И.