Вптб ш14ш11жу1

4 О 9292 О П И С А Н И Е ИЗОБРЕТЕНИЯ 10 юз советскихСоциалистическихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Зависимое от авт, свидетельствааявлепо 13,Х 11,1971 ( 1724086/26-9). Кл. 6 11 с 11/40 ением заявкиприсоед осударственныи комитеСовета Миниотраа СССР по делам изобретений иорит К 621.382(088.8) Опубликовано ЗО,Х Дата опубликовани Бюллетеньпса шгя 25,1 Ч. 19 аткрыти Авторыизобретещ О. А. Раисов, В, И. Кимарский и А явитель ИРИСТОРНО-ТРАНЗИСТОРНА ЙКА ПАМЯТИ 2 Изобретение относится к вычислительнои технике.Известны тиристорно-транзисторные ячейки памяти, содержащие тнристор и транзисторы записи и считывания. 5Цель изобретения - снижение потребления энергии.Для этого в предлагаемой ячейке памяти р-база тиристора соединена с коллектором транзистора записи О, гг-база - с коллекто ром транзистора записи 1 и через диод с выходной разрядной шиной, один из катодов тиристора соединен с эмиттерами транзисторов записи О и 1 и адресной шиной, а другой - с положительной шиной источника 1 опорного напряжения, причем базы транзисторов записи О и 1 подсоединены к соответствующим входным разрядным шинам.На чертеже приведена схема предлагаемой тиристорно-транзисторной ячейки памяти, 20Она содержит тиристор 1, анод которого через резистор 2 соединен с положительной шиной питания, р-база тиристора соединена с коллектором транзистора 3 записи О, гг.база - с коллектором транзистора 4 записи 1 2 Б и через диод 5 с выходной разрядной шиной 6. Один из катодов тиристора соединен с эмиттерами транзисторов записи 3 и 4 и адресной шиной 7, а другой катод тиристора - с положительной шиной 8 источника опорно го напряжения, причем базы т апзисторов 3 и 4 записи подсоединены соо етственно к входным разрядным шинам 9 г 10.Предлагаемая ячейка памят может быть изготовлена в интегральном и олнении.В режиме хранения информации входные разрядные шины 9 и 10 имегот низкий уровень сигнала, адресная шина 7 имеет потенциал больший, чем напряжение У,р. Напряжение на выходной разрядной шине 6 равно С 0 п,т,. Предположим, что 1 информации соответствует включенное состояние тир истора, а О - выключенное. Если в ячейке записана 1, то через тиристор 1, резистор 2 протекает ток. Транзисторы 3 и 4 заперты. Диод 5 также заперт, так как его анод и катод имеют одинаковые потенциалы. В режиме считывания информации на адресную шину 7 подается низкий потенциал, Напряжение на катоде тиристора понижается до потенциала земли, диод 5 отпирается, и на выходной шине 6 напряжение понижается до уровня прямого падения напряжения на диоде. При этом на выходной разрядной шине 6 формируется импульс отрицательной полярности, длительность которого равна длительности импульса на адресной шине 7,Запись информации производится следующим образом.40 и 92 Предмет изобретения Ы, Пд спор Составитель А, Шевьев Техред Т. Ускова Корректор Т. Хворова Редактор Е. Караулова Заказ 1003/16 Изд.1124 Тираж 576 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открыгий Москва, Ж, Раушская наб., д. 4/5Типография, пр. Сапунова, 2 Одцовремеццо ца адресную шину 7 подается отрицательный импульс, ца входную разрядцую шину 1 О положительный импульс, транзистор 4 открывается и по п-базе включает тиристор 1, т. е. происходит запись 1. Если в ячейку производится запись 0, то одцовремеццо ца адресцу 1 о шипу 7 и входцую разрядцу 1 о шину 9 подаются импульсы такой же полярности, как и при записи 1. При этом транзистор 3 открывается, и по р-базе выключает тиристор 1, Амплитуда положительных импульсов, подаваемых ца входные разрядцые шипы 9 ц 10,должна бытьмецьше 1/спор. В этом случае ипформация записывается именно в ту ячейку памяти, ца которую подан адрес,Тиристорцо-транзисторная ячейка памяти,содержащая тиристор, анод которого соедицец с положительной шиной питания через резистор, транзистор записи О, транзистор записи 1 и диод, отличающаяся тем, что, с целью снижения потребления энергии, р-база тиристора соедицеца с коллектором 10 транзистора записи 0, и-база соединена сколлектором транзистора записи 1 и через диод с выходной разрядной шиной, один цз катодов тирцстора соединен с эмиттерами транзисторов записи 0 и 1 и адресной 15 шицой, а другой - с положительной шинойисточника опорного папряжепия, причем базы трацзисторов записи 0 и 1 подсоедицецы к соответствующим входным разрядным шинам.