Устройство управления для цифровых вычислительных машин

Номер патента: 734686

Опубликовано: 15.05.1980

Авторы: Багаев, Сахин, Сугатов

МПК: G06F 9/06

Метки: команд, формирования

...процедуре, причем номер ячейки в таблице дескрипторов командных сегментов, содержащей дескриптор этой процедуры, фактически соответствует имени процедуры. Действия, выполняемые устройством, можно разделить на три вида: предварительная подкачка информации из оперативной памяти в буферную память 13; считывание командных слов из буферной памяти 13 и формирование потока команд с максимальной плотностью две команды за такт; выполнение ветвлений. Подкачка информации из оперативной памяти в буферную производится блоками по четыре слова. Наличие требуемой информации в буферной памяти 13 определяется индикаторами значимости, которые расположены в адресной памяти баз 21, памятью 14 битов значимости и памятью 15 битов ожидания. Единица в индикаторе...

Номер патента: 873241

Опубликовано: 15.10.1981

Автор: Вершков

МПК: G06F 9/32

Метки: команд, формирования

...элементов И 7,триггер 8 которой в предыдущей команде был переключен в 1 ф состояние.При выдаче из устройства информации по полноразрядному направлениюв первой команде ППВ осуществлнетяустановка в 1 состояние триггера21, управляющего группой изэлементов И 6. При этом эти элементы Иоткрываются, а элементы И выдачидругих групп 7 закрываются нулевымсостоянием их триггеров 8. Переключение в ф 11 состояние триггера 21,связанного с группой из 1 элементовИ б, открывает также первый входтретьего элемента И 18. При выполнении в данном случае второй команды ППВ сигнал с первого выхода дешифратора 5 одновременно с установкой 1 состояние триггера внешней выдачи 3 через открытый элементИ 18 производит установку в 1состояние триггера блокировки...

Номер патента: 1777142

Опубликовано: 23.11.1992

Авторы: Кисель, Комлик, Неселовский, Фирсов

МПК: G06F 12/08

Метки: адреса, блока, замещаемого, памяти, формирования

...у которого число строк состав- ляет 4, а число колонок равно 64. На фиг, 1 представлена структурная схема устройства для формирования адреса замещаемого блока памяти; на фиг, 2 - таблица истинности преобразователя кода; на фиг. 3 - функциональная схема блока выбора адреса замещения; на фиг. 4, 5 - таблицы истинности ППЗУ, на которых реалиэован блок выбора адреса замещения. Устройство для формирования адреса замещаемого блока памяти (фиг. 1) содержит блок памяти 1, регистр 2, преобразователь кода 3, блок выбора адреса замещения 4. Введены следующие обозначения: адресный вход 5, синхровход 6, вход кода сравнения 7, вход битов отключения 8, выход 9,информационная связь 10,Блок памяти 1 хранит коды хронологии, отражающие точную...

Номер патента: 622083

Опубликовано: 30.08.1978

Автор: Вершков

МПК: G06F 9/00

Метки: команд, формирования

...и дополнительный 11 выходы устройства,Работает устройство следующим образом.В исходном положении триггер 4 находится в нулевом состоянии, при котором на .его единичном выходе имеет место низкий (закрывающий) потенциал, а на нулевом выходе - нулевой (открывающий) потенциал. Соответственно элемент И 8 закрыт, на входе элемента НЕ 6 с выхода блока 5 интегрирования поддерживается нулевой потенциал, а на выходе элемента НЕ 6 - низкий (закрывающий) потенциал. Элемент И 7 закрыт и не пропускает на свой выход тактовые импульсы, которые с входа 9 постоянно поступают на его второй вход.При приеме в регистр 1 команд операции управления, которая в данном устройстве является размножаемой, на выходе блока 3 управления командами вырабатывается...

Номер патента: 556440

Опубликовано: 30.04.1977

Авторы: Горштейн, Жарков, Назаров, Сазонов, Сахин, Ялунин

МПК: G06F 9/20

Метки: выполнением, вычислительной, команд, машине, параллельным, стековой, электронной

...адресами. Вся оуфепнаяпамять рассматривается как ресурс ячеек,назначаемых в стековую память под реяльтаты очередных команд и возвращаемых обратно после использования в качестве операндов в последующих командах. Для этогов устройстве служат две малоразрядные памяти для хранения адпесов ячеек блока 12буферной памяти, Первая память - стек 5дешифрированных адресов содержит ядПесаячеек блока 12 буферттой памяти, занятых встеке на момент дешифрации очереднойкоманды. Эти адреса размещены в порядкестековой дисциплины обработки команд. Вторая память - стек 7 свободных адресов содержит адреса всех неиспользованных в данный момент ячеек блока 12 буферной памяти.Стек 7 вободных адресов используется попринцип очереди. Управление записью...