Устройство для контроля переписи информации перезагружаемой управляющей памяти процессора

16 носителе. Так как каждый принимаемый в сдвигающий регистр 1 Ьайтподсчитывается в счетчике 52 байтовблока 7 проверки и определения номе 3 ра Ьайта, то легко определить правильное расположение информации наносителе путем сравнения значениятретьего разряда командного байтаи первого младшего разряда счетчика10 2 байтовНесравнение указывает на ошибку.В случае возникновения любой вышеописанной ошибки в блоке 6 повторного считывания формируется сигналповторения, поступающий в пультовой накопитель, по которому начинаетсясчитывание сначала сектора, накотором возникла ошибка, При устойчивой ошиЬке процесс повторяется до20 пятнадцати раз, после чего происходит останов. Если ошибка случайна ипри повторном считывании не возникает, считывание информации продолжается дальше.25 Блок 3 управления фиг. 2) выполняет функции управления и синхронизации работы всех блоков предлагаемого устройства и раЬотает следующим образом.зо Генератор 17 импульсов вырабатывает временную последовательностьимпульсов, которые подаются на второй вход синхронизатора 18 и черезшестой выход Ьлока 3 управления - вблок 5 анализа лишнего бита.Синхронизатор 18 из временнойпоследовательности импульсов генератора 17 и по значению счетчика 31импульсов, поступающему на первыйвход синхронизатора 18 через второйвход блока 3 управления формируетпоследовательность из четырех синхроимпульсов на каждый цикл приемабита информации и сигнал сЬроса.Первый синхроимпульс поступаетна синхронизирующий вход триггера19 стартового бита, который запоминает текущее значение старшего разряда сдвигающего регистра 1, поступающего на информационный вход триггера 19 стартового Ьита через первый вход Ьлока 3 управления послекаждого сдвига,После очередного сдвига, когдастарший разряд сдвигающего регистра 1 равен единице, устанавлива,ется триггер 19 стартового Ьита.Это означает, что в сдвигающий регистр 1 принят байт,15 1008746. бит для последующего байта является одновременно стоповым для переданного байта. В промежутках междувсеми видами битов на носителе сформированы временные Ьиты, которыетакже поступают в предлагаемое устройство для запуска синхронизатора,вырабатывающего синхроимпульсы которые обеспечивают прием поступающих битов в сдвигающий регистр 1,контроль принимаемой информациии передачу ее в регистр 2 данныхили регистр 21 команд Ьлока 4 выделения команды.Каждый раз в момент приема очередного бита информации в блоке 5 анализа лишнего Ьита осуществляетсяпроверка на отсутствие лишнего Ьита.В промежутке между началом запуска синхронизатора и формированием синхроимпульса, стробирующегоследующий за временным битом инфор.мационный бит, не должно, быть информационного бита. Если последний в блоке 5 анализа лишнего бита обнаружен, это означает, что, скорость поступления информацииизменилась и принимаемая информация будет искажена.Проконтролированные таким образом информационные биты последовательно поступают в сдвигающий 1 регистр и заполняют его. Как толькорегистр Ьудет заполнен,в Ьлоке 5анализа лишнего Ьита осуществляется проверка на наличие столовогобита принятого байта, Если таковой есть, информация передаетсяв регистр 21 команд блока 4 выделе.ния команды или регистр 2 данных.ИнФормация, накопленная в четы 1 рехбайтовом регистре 2 данных,в дальнейшем передается в перезагружаемую управляющую память процессора через информационный выходустройства 8.В процессе передачи информациив память в Ьлоке 7 проверки и определения номера байта осуществля.ется проверка правильности расположения информации на носителев смысловом отношении. Для этоготретий разряд командного байта,определяемого в блоке 4 выделения команды, кодируется нулем илиединицей в зависимости от того,на каком месте четном или нечетном) записан данный Ьайт на17 10087По единичному состоянию триггера, 19 стартового Ьита и первому синхроимпульсу, поступающему на второй вход первого элемента И 14, на выходе последнего вырабатывается. управ 46 18Блок 4 выделения команды фиг 3) предназначен для выделения из общего потока данных, поступающих из пультового накопителя, байта команды с целью обеспечения необходимой управ ляющий сигнал, которнй через восьмой выход блока 3 управления поступает на счетныи вход счетчика 52 Ьайтов в блоке 7 проверки и определения номера байта, увеличивая содержи мое его на единицу. Кроме того, управляющий сигнал поступает на синхро:низирующий вход триггера 24 командного Ьайта блока 4 выделения команды По единичному состоянию триггера 19 15 стартового бита и второму синхроимпульсу, поступающему. на третий вход второго элемента И 15, Формируется стробирующий сигнал, который подается на управляющий вход селектора 20 20 и на синхронизирующий вход триггера 23 приема команды в блоке 4 выделения команды через четвертый выход блока 3 управления, По этому стробирующему сигналу байт информации, пос тупающий из сдвигающего регистра 1 .через первый вход блока 3 управления на информационный вход селектора20, поступает с выхода селектора 20 через первый выход блока 3 управле- зо ния в регистр 21 команд блока 4 выделения команды и в регистр 2 данных.Однако прием байта информации может происходить только или в регистре 2 данных, или в регистр 21 ко 35 манд, Стробирующий сигнал формируется при отсутствии сигнала повторения. что соответствует единичному потенциалу на выходе элемента НЕ 16 . Сигнал повторения поступает на вход элементаНЕ 16 из блока 6 повторного считывания через третий вход блока 3 управления. После передачи байта информации третий синхроимпульс, сформированный на третьем выходе синхро 45 низатора 18, поступает на сбросовыйвход триггера 19 стартового бита и с"..сЬрасывает его. Последний установится в очередной раз только после приема в сдвигающий регистр 1 следующего байта. Второй синхроимпульс, помимо Формирования стробирующего сигнала в блоке 3 управления, поступает через пятый выход этого блока на первый вход пятого элемента И 9 в Ьлоке 5 анализа лишнего Ьита для стробирования каждого информационного и стартового Ьита, считанного с пультового накопителя . ляющей информацией блока 7 проверки и определения номера байта и передачи в процессор необходимой информации для загрузки перезагружаемой управляющей памяти или анализа вводимой с пультового накопителя информации с точностью до байта.Блок 4 выделения команды раЬотает следующим об эзом.Если к моменту приема байта в сдвигающий регистр 1 триггер 23 приема команды сброшен, принятый Ьайт является командным байтом и должен быть загружен в регистр 21 команд, Управляющий сигнал, сфррмированный в блоке 3 управления, через седьмой вход блока 4 выделения команды поступает на синхронизирующий вход триггера 24 командного байта. Последний устанавливается в еди" ничное состояние по единичному потенциалу инверсного выхода триггера 23 приема команды. Прямой выход триг.- гера 24 командного байта соединен с . информационным входом триггера 23 при ема команды и управляющим входом регистра 21 команд. По единичному состоянию триггера 24 командного байта и строЬирующему сигналу, поступающему через пятый вход блока 4 выделения ко. манды, триггер 23 приема команды устанавливается в единичное состояние, а в регистр 21. команд принимается командный байт, поступающий через шестой вход Ьлока 4 выделения коман,ды на информационный вход регистра 21 команд. Установленный триггер 23 приема команды указывает на то, что команда принята в регистр 21 команд; Триггер 24 командного байта затем сбрасывается четвертым синхроимпульсом, поступающим на сбросовый вход последнего через четвертый вход блока 4 выделения команды. Для последующего определения момента приема в регистр 21 команд используется триггер 25 конца команды. Единичноесостояние триггера 25 конца команды, прямой выход которого соединен со сбросовым входом триггера 23 приема команды, сбрасывает последний. Таким образом устанавливается исходное состояние для приема следующей команды. Установка, триггера 25 конца ко40 19 1008 манды определяется или самой командой, или регистром 2 данных. В первом случае триггер 25 конца коман-ды устанавливается единичным потенциалом с третьего выхода дешифратора 26, на вход которого поступает код команды с выхода регистра 21 команд, Второй случай имеет место, если коман да определяет, что следующие четыре байта должны передаться в регистр .10 2 данных, после чего триггер 25 конца команды будет установлен управляю" щим сигналом из регистра 2 данных, поступающим на первый вход триггера 25 конца команды через второй вход 1 блока 4 выделения команды. Сброс триг гера 25 конца команды проиЖодит по его второму входу единичным по - тенциалом с инверсного выхода триггера 23 приема команды. Прием в регистр 20 2 данных последующих четырех байтов происходит по управляющему сигналу с ;второго выхода дешифратора 26, который передается в регистр 2 данных, через третий выход блока 4 выделения И команды. Первый выход дешифратора 26 через второй выход блока 4 выделе. ния команды подается в блок 7 проверки и определения номера байта для фиксации ошибки, если таковая будет зо обнаружена.Введенный в блок 4 выделения команды мультиплексор 22 используется для передачи байтов информации в процессор через информационный выход 8 устройства, Мультиплексор 22 рассчитан для одновременной пере. дачи четырех байтов. На первый его информационный вход подается информация из регистра 2 данных по третьему входу блока 4 выделения команды, на второй - значение счетчика 52 байтов по первому входу блот ка 4 выделения команды, на третий- байт из .двигающего регистра 1 через блок 3 управления по.шестому входу блока 4 выделения команды и на четвертый вход - байт команды из регистра 21 команд. Какая информация передается через мультиплексор 22, определяет управляющий сигнал из процессора, поступающий по управляющему входу 11 устройства. Если идет загрузка микропрограмм в управляющую память, то в процессор информация передается55 иэ регистра 2 данных. В противном случае байты могут выдаваться в процессор иэ регистра 21 команд, сдви 746 20 гающего регистра 1 и счетчика 52 байтов.Блок 5 анализа лишнего бита (фиг. 4) предназначен для приема информационных Ьитов, их контроля на частоту следования и определения лишних ошибочных) битов.Блок 5 анализа лишнего бита работает следующим образом.По нулевому состоянию первого триггера.27, второго триггера 28 и по импульсам генератора 17, которые поступают на третий вход блока 5 анализа лишнего Ьита, на выходе второго элемента И 36 формируются импульсы. Эти импульсы поступают на установочный вход счетчика 31 импульсов и устанавливают его семь разрядов в единичное состояние. Временной Ьит с информационного входа 13 устройства поступает на первый вход первого триггера 27 и устанавливает его по единичному значению разрядов счетчика 31 импульсов и импульсам от генератора 17, поступающих на четвертый вход первого триггера 27. Единичное состояние первого триггера 27 разрешает прохождение импульсов от генератора. 17 через первый элемент И 35:и второй элемент ИЛИ 33, поступающих на счетный вход счетчика 31 импульсов, который сбрасывается в ноль и его значение по каждому импульсу генератора 17 увеличивается на единицу, а затем управляет установкой и сбросом второго триггера 28 и сЬросом первого триггера 27, По нулевому значению счетчика 31 импульсов после окончания временного бита устанавливается триггер 30 проверки, единичное состояние которого определяет интервал, в котором не должно Ьыть информационных Ьитов, поступающих с пультового накопителя, Сбрасывается триггер 30 проверки инверсным выходом первого триггера 27. Когда счетчик 31 импульсов достигает значения 64, т,е, седьмой разряд становится равным единице, по импульсу генератора 17 и единичному состоянию первого триггера 27 устанавливается второй триггер 28 и сразу же следующим импульсом генератора 17 при установленном седьмом разряде счетчика 31 импульсов первый триггер 27 сбрасывается. По сброшенному состоянию первого триггера 27 сЬрасывается триггер 30 проверки, После установки второго триггера 28 на выходе третьего элемента И 37 формируется21 10087 последовательность импульсов, повто-. ряющая импульсы генератора 17, которая подается на второй дход второго элемента ИЛИ 33, так как после сбро-. са первого триггера 27 импульсы на .:, 3 первый вход второго, элемента ИЛИ 33 не поступают. Если за время, определяемое триггером 30 проверки, на информационном входе 13 устройства появится любой бит информации или поме ха, установится триггер 29 лишнего бита. Сбрасывается триггер 29 лишнего бита по импульсу сброса, поступающему на первый вход блока 5 анализа лиш. него бита. К моменту сброса триггера 30 проверки блок 3 управления вырабатывает второй синхроимпульс, . поступающий на первый вход пятого элемента И 39 через второй вход Ьлока 5 анализа лишнего Ьита, Этот синх-В Роимпульс стробирует на пятом элементе И 39 информационные или стартовые биты, которые. затем последовательно передаются в сдвигающий Регистр 1 через второй: выход блока. Если в цикле 25 установки триггера 19 стартовоГо бита в момент второго синхроимпульса . не будет принят бит. информации .(стоповый бит байта), на выходе четвертого элемента И 38 появится сиг- зо нал ошибки отсутствия стопового бита, Для этого прямой выход триггера 19 стартового бита через четвертый вход Ьлока соединен с первым входом четвертого элемента И 38, на второй и третий вход которого заводятся соответственно второй синхроимпульс и выход элемента НЕ 34. Ошибки наличия лишнего бита. и отсутствие стопо, вого бита подаются на входы первого элемента ИЛИ 32. Присутствие одной из них Формирует на выходе первого элемента ИЛИ 32 сигнал, который пе-. редается через первый выход блока в блок б повторного считывания.Блок 6 повторного считывания (Фиг. 5) выполняет функции управления пультовым накопителем в случае обнаружения ошибки при передаче инфор.мации и раЬотает следующим образом.При обнаружении ошибок наличие лишнего бита или отсутствие стопового бита Ьлоком 5 анализа лишнего бита сигнал ошибки поступает на первый вход первого элемента ИЛИ 44 через четвертый вход блока б повторного считывания, а при обнаружении ошибок неверное расположение байтов. или превышение заданного ко 4622личества байтов в секторе блоком 7 проверки и определения номера Ьайта сигнал ошибки поступает на второй вход первого элемента ИЛИ 44 через второй вход Ьлока, При этом на выходе первого элемента ИЛИ 44 формируется сигнал ошибки, который устанавливает триггер 40 повтора и увеличивает содержимое четырехразрядного счетчика 42 повторений на единицу, В начальном состоянии триг. гер 40 повтора и счетчик 42 повто-, рений находится в нуле . Установка счетчика в ноль -Роисходит сигналом, сброса через сбросовый вход 12 устройства. Всякий раз, когда возникает ошибка, значение счетчика 42 повторений увеличивается на единицу, Если счетчик 42 повторений переполнен, на его выход формируется единичный потенциал, если нет, то нулевой потенциал, который инвертируется на элементе НЕ 46, поступает на первый вход элемента И 43 как разрешающий сигнал . По этому сигналу и единичному потенциалу, поступающему на второй вход элемента И 43 .с выхода триггера 40 повтора, на выходе элемента И 43 Формируется сигнал повторения. Сигнал повторения через первый управляющий выход 9 устройства поступает в пультовой накопитель и инициирует в нем повторное считывание сектора. При этом синхронизатор 18 блока 3 управления формирует сигнал сброса, который сбрасывает триггер 40 повтора через первый вход блока 6 повторного считывания. Если при повторном считывании ошибка не обнаружена, считывание продолжается дальше, Если ошибка устойчивая, процесс повторяется до переполнения счетчика 42 повторений. Сигнал переполнения на выходе счетчика 42 повторений запрещает через элемент НЕ 46 сигнал повторения на элементе И 43 и через второй элемент ИЛИ 45 устанавливает триггер 4 Т останова. Сигнал с выхода триггера 41 останова поступает через второй управляющий выход 10 устройства в пуль товой накопитель и останавливает его. Триггер 41 останова может быть установлен и по сигналу совпадения счета, сформированному в блоке 7 проверки и определения, номера байта, Сигнал совпадения счета поступает на пер-. вый вход второго элемента ИЛИ 45 че 1 рез третий вход блока 6 повторного23 1008считывания. СЬрасывается триггер 41останова сигналом сброса из процессора через сбросовый вход 12 устройства.Блок 7 проверки и определения3номера байтафиг. б предназначендля контроля правильности расположе ния и подсчета количества байтов всекторе, считываемом с носителя пуль.тового накопителя, 10Блок работает следующим образом.После приема байта информациив сдвигающий регистр 1, управляющийсигнал из блока 3 управления поступает через третий вход блока 7 проверки и определения номера байтана. счетный вход счетчика 52 оайтов и увеличивает его значение наединицу . Счетчик 52 байтов рассчитан на 255 байтов, и в случае переполнения на его первом выходе формируется сигнал, который устанавливает триггер 51 ошибки счета, выходкоторого соединен с вторым входомэлемента ИЛИ 47. На выходе элементаИЛИ 47 формируется сигнал ошибки, который через первый выход блока поступает в блок Ь повторного считывания.Как уже отмечалось выше, для конт" звроля правильности расположения .байтов на носителе используется соответствующая кодировка третьего разряда командного байта, который сравнивается с первым разрядом счетчика 52 байтов. Для этого на первыйвход двухвходового сумматора 49 помодулю два через пятый вход блокаподается третий разряд сдвигающего регистра 1, а на второй входпервый разряд счетчика 52 Ьайтов.Если разряды не равны, на выходесумматора 49 по модулю два формиру,ется сигнал, который поступает навторой вход элемента И 48. Еслипринятый в сдвигающий регистр 1байт окажется командным байтом,то с первого выхода дешифратора26 в блоке 4 выделения команды напервый вход элемента И 48 поступает разрешающий потенциал. Приэтом на входе элемента И 48 формируется сигнал ошибки, который поступает на первый вход элемента ИЛИ 47и дальше в блок б повторного считыва.Яния,Используя счетчик 52 байтов, можно произвести останов при считывании информации с пультового накопите. ля по любому номеру байта в секторе, Это позволяет визуально контролировать, помимо счетчика 52 байтов, содержимое всех регистров устройства, Для этого на первые входывосьмивходового сумматора 50 помодулю два подается значение переключателей из процессора через управляющий вход 11 устройства, а на вторые входы - значение разрядов счетчика 52 байтов. Как только счетчик52 байтов досчитает до заданной величины, произойдет сравнение и навыходе сумматора 50 по модулю два Ьудет сформирован сигнал совпадения.который поступает в блок 6 повторного считывания для организации останова пультового накопителя. К процессорам, использующим микропрограммный принцип управления и переэагружаемую управляющую память для хранения микропрограмм, предьяв. ляются повышенные требования к достоверности загружаемых микропрограмм. Последующее функционирование этих процессоров базируется на. введенных микропрограммах, и предполагает их абсолютную правильность. Наличие развитой системы контроля в предлагаемом устройстве позволяет повысить достоверность микропрограмм, загружаемых в управляющую память процессора. Применение предлагаемого устройства обеспечивает правильность функционирования процесса и уменьшает время на поиск неисправностей; Применение, наряду с известным контролем по паритету, таких видов контроля, как контроль стопового Ьита, обнаружение лишнего бита, контроль четности Ьайта в вводимом массиве информации повышает достоверность вводимых в процессор микропрограмм,1Контроль лишнего бита позволяет контролировать скорость поступления информации с носителя пультового накопителя. Контроль четности байтов контролирует правильность расположения информации на носителе ПН в смыс ловом отношении. Если сраЬатывает данный вид контроля, то это означает, что нарушена правильная после довательность байтов на носителе или пропущен информационный байт, Конт. - роль на наличие стопового Ьита позволяет обнаружить смещение байтов,10084626записанных на носителе, а контрольмикропрограммы, несмотря на случайколичества считанных байтов позволя ные ошибки,Использование указанных специальет выявить, что число байтов, записанных в секторе на носителе пульных видов контроля позволяет конттового накопителя,.превышает заданролировать скорость, правильную последовательность поступления и количенУю величинУ, НапРимеР, это может ство байтов, вводимыхс пулътовогоиметь место, когда дважды записа" накопит я в процессор. Кро е того,один и тот же байт. Введение блокаблок проверки и определения номераповторного считывания, реализующе байта позволяет оперативно .делатьго автоматическое многократное счи- останов на любом байте вводимой интывание до 15 раз), в случае сраба- формации, что повышает эффективностьтывания контроля, позволяет загружать отладочных процедур.8 НИИПИ Заказ 2340/60 Тираж 704 Подписи и иет теиии ееетеие е еееииеиеее итие,еиФилиал ППП "Патент", г. Ужгород, ул; Проектная, 100874 б2. Устройство по и, 1, о т л ич а ю щ е е с я тем, что блок управления содержит первый и второйэлементы И, элемент НЕ, генераторимпульсов, синхронизатор, триггерстартового бита и селектор, причем выходы селектора, первогоэлемента И, сбросовый выход синхронизатора, первый и второй выходысинхронизатора являются соответственно первым, вторым , третьим,четвертым и пятым выходами блока,первый и второй входы блока соединены соответственно с первым .входомвторого элемента И через элементНЕ и первым входом синхронизатора,третий вход блока соединен с информационным входом селектора и информационным входом триггера стартового бита, выход которого соединен с первым входом первого элемента И, шестым выходом Ьлока и вторым входом второго элемента И, выход которого соединен с управляющимвходом селектора и является седь. мым выходом блока, восьмой выходЬлока соединен с выходом генератора импульсов и вторым входом синхронизатора, третий выход которогосоединен со сЬросовым входом триггера стартового бита, синхронизирующий вход которого соединен с вторым входом первого элемента И и чет.вертым выходом синхронизатора, второй выход которого соединен с третьим входом второго элемента И.3. Устройство по и, 1, о т.,л ич а ю щ е е с я тем, что блок выделения команды содержит регистркоманд, мультиплексор, триггер приема команды, триггер командного Ьайта, триггер конца команды, дешифратор,. причем выход мультиплексора, первый и второй выходы дешийратора являются соответственно первым, вторым и третьим выходами блока, первый, второй, третий, четвертый, пятый и шестой входы Ьлока соединены соответственно со сбросовым входом триггера командного байта, синхронизирующим входом триггера команд- його Ьайта, первым, вторым информационными входами мультиплексора, первым, входом триггера конца коман,ды и управляющим входом мультиплексора, третий информационный вход которого соединен с седьмым входом блока иинформационным входом регистра команд, восьмой вход блока соединен с синхронизирующим входом триггера приема команды, инверсный выход которого соединен с информационным входом триггера командного байта и вторым входом триггера конца команды, выход которого соединен со сбросовым входом триггера приема команды, прямой выход которого соединен с третьим входом триггера конца команды, четвертый вход которогосоединен с третьим выходом дешифратора, вход которого соединен с четвертым информационным входом мультиплексора и с выходом регистра команд, управляющий вход которого соединен с информационным входом триггера приема команды и с выходом тригпрра командного байта.4. Устройство по и.1, о т л и ч а ю щ е е с я тем, что блок анализа лишнего бита содержит первый и второй триггеры, триггер лишнего бита, триггер проверки, счетчик1 импульсов, первый. и второй элементы ИЛИ, элемент НЕ, первый, второй, третий, четвертый и пятый элементы И, причем выходы пятого элемента И, первого элемента ИЛИ и первый выход счетчика импульсов являются соответственно первым, вторым и третьим выходами Ьлока, первый, второй и третий входы Ьлока соединены соответственно с первым входом четвертого элемента И, со сбросовым входом триггера лишнего бита и первым входом пятого элемента И, который также соединен с вторым входом четвертого элемента И, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом триггера лишйего бита , первый вход кото -, рого соединен с первым входом первого триггера, вторым входом пятого элемента И, четвертым входом блока и входом элемента НЕ, выход которого соединен с третьим входом четвертого элемента И и с первым входом триггера проверки, выход и второй вход которого соединены соответственно с вторым входом триггера лишнего бита и с вторым выходом счет. чика импульсов, третий и четвертый выходы которого соединены соответственно с вторым входом первого триггера и первым входом второго триггера, второй вход которого соединен с пятым выходом счетчика импульсов и с третьим входом первого триггера,087 йб 10прямой выход которого соединен стретьим входом второго триггера ипервым входом первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с первым входом счетчика импульсов, второй вход которогосоединен с выходом второго элемента И, первый вход которого соединен.с инверсным выходом первого триггераи четвертым входом второго триггера, инверсный и прямой выходы которого соединены соответственно с вто- .рым входом второго элемента И и первым входом третьего элемента И, выход которого соединен с вторым входом второго элемента ИЛИ, пятыйвход блока соединен с третьим входом второго элемента И, вторыми входами первого и третьего элементовИ, четвертым входом первого триггера и пятым входом второго триггера,сЬросовый вход триггера проверкисоединен с вторым входом первоготриггера,5. Устройство по и, 1, о т л и.ч а ю щ е е с я тем, что Ьлок повторного считывания содержит триггерповтора и триггер останова, счетчик повторений, элемент И, первыйи второй элементы ИЛИ, элемент НЕ,причем выходы триггера останова иэлемента И являются соответственнопервым и вторым выходами блока,первый, второй, третий и четвертыйвходы блока соединены соответственносо сбросовым входом триггера повтора, первым входом первого элементаИЛИ, вторым входом первого элементаИЛИ и с первым входом второго элемента ИЛИ, выход которого соединенс установочным входом триггера останова, сЬросовый вход которого соединен с пятым входом Ьлока и сЬросовымвходом счетчика повторений, выходкоторого соединен с вторым входомвторого элемента ИЛИ и с первым входом элемента И через элемент НЕ, второй вход элемента И соединен с выхо.дом триггера повтора, установочныйвход которого соединен с третьим выходом блока, выходом первого элемента ИЛИ и со счетным входом счетчика повторений,б. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок проверки и определения номера байта содержит элемент ИЛИ, элемент И, первый и второй сумматоры по модулю два,триггер ошибки счета и счетчик байтов, причем выходы элемента ИЛИ ивторого сумматора по модулю два являются соответственно первым и вторым выходами Ьлока, первый, второй, третий и четвертый входы блокасоединены соответственно со счетнымвходом счетчика байтов, первыми входами элемента И, второго сумматора помодулю два и первого сумматора по модулю два, выход которого соединен свторым входом элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом триггера ошибкисчета, сбросовый вход которого соеди-,нен с пятым входом блока и со сбро- "совым входом счетчика байтов, пер-вый, второй и третий выходы которогосоединены соответственно с установочным входом триггера ошибки счета,вторым входом первого сумматора помодулю два и вторым входом второгосумматора по модулю два, подключенным к третьему выходу блока.1 О 1Изобретение относится к вычислительной технике и может быть применено в процессорах и устройствах,использующих микропрограммный принцип работы и перезагружаемую с помощью пультового накопителя управляющую память,Известно устройство для контроля неисправностей с помощью тестов,находящихся во внешних запоминающихустройствах. При этом группа тестов, обнаруживающих неисправность, считывается через канал в оперативное запоминающее устройство , и последующими действиями центрального процессора управляет специальная дополнительная схема, которая предназначена для проверки машины на примерах этих тестов1.Недостатком указанного устройства является наличие лишь стандарт ных видов контроля ( по паритету,3 10087контрольное суммирование), которыене позволяют переписывать в память информацию с высокой досто"верностью, так как значительнаячасть системы (канал, оперативновзапоминающее устройство, дополнительные схемы) необходимая дляпереписи информации в память, недолжна вносить ошибку, что в дейст-1 вительности не всегда имеет место. 1 вВсе это осложняет контроль и требует оЬслуживающего персонала высо"кой квалификации.Известно устройство для контроляи диагностики процессора, использующее метод раскрутки, позволяющийиспользовать микропрограммнае управление для диагностики неисправностей. При проверке исправностиоборудования этапу микродиагностики 20предшествует подготовительный этап,которым управляет оператор с пультамашины,В устройство входит включаемая спульта процессора диагностическая 15аппаратура: сдвиговый регистр, счет чик адреса и схема управления, обес-печивающие проверку некоторой области памяти в режимах . записи, считывания 0 (1); селекторный канал (который предварительно не проверяется), запоминающее устройство намагнитной ленте с записанными наней тестами,и специальный регистрдля кодов тестовых операций. Дальше35процесс контроля и диагностики процессора на базе этого оборудования про-.текает автоматически по методу раскрутки2 ).Одним из недостатков устройстваявляется значительный объем непроверяемого оборудования, используемыйв. качестве диагностического ядра(канал, память, диагностическая аппаратура) , вторым - необходимость45участия человека с достаточно высокой квалификацией для проверки и наладки ядра, Кроме того, загружаемыедиагностические тесты не имеют специального контроля, а контролируютсястандартной аппаратурой по паритету (так как используются общие средства для загрузки и память).НаиЬолее Ьлизким к предлагаемомуявляется устройство для контроля идиагностики неисправностей процессора, включающее блок сдвигающего регистра, вентили для приема байта,однобайтовый регистр, дешифратор и Мб . 4блок регистра данных, содержащийтрехЬайтовый регистр и логику управ.ления.Устройство позволяет диагностировать центральный процессор и загружать микропрограммы в перезагружаемую управляющую память посредством ввода управляющей информациии данных через блок сдвигающего регистра и блок регистра данных, С помощью управляющего регистра процессора производится .воздействие на различные контролируемые элементы процессора и результат воздействия за-,писывается в память для последующе-го анализа3 ).Недостатком известного устройства является отсутствие специальных видов контроля, контролирующихрасположение информации на носителе и перепись в перезагружаемую управляющую память с высокой достоверностью,Известно, что уменьшить потериот сбоев и отказов, порождающихошибки, можно, предотвратив распространение ошибки в вычислительномпроцессе, так как в противном случае усложняется и удлиняется процедура проверки правильности работы и определение неисправностей.Для этого необходимо обнаружитьпоявление ошибки возможно ближе кмоменту ее возникновения.Используемый в устройстве контроль, включающий только контроль попаритету, не позволяет с высокойдостоверностью контролировать процессор и вводимую в него информацию.Цель изобретения - повышение достоверностиПоставленная цель достигаетсятем, что в устройство, содержащеесдвигающий регистр, регистр данныхи блок управления, причем первый выход сдвигающего регистра соединенс первым входом блока управления,первый выход которого соединен с информационным входом регистра данных,дополнительно введены блок выделенйя командь блок анализа лишнегобита, блок повторного считывания иблок проверки и определения номераЬайта, причем второй выход блокауправления соединен с первыми входами Ьлока повторного считывания, блока анализа лишнего бита и блока про 1верки и определения номера байта,первый, втооой и третий выходы кото-.рого соединены соответственно с вто- рым, третьим входами блока повторного считывания и с первым входом блока выделения команды, первый, второй и третий выходы которого.сое динены соответственно с информационным входом устройства, с вторым входом Ьлока проверки и определения номера байта и управляющим входом регистра данных, управляющий и инфор О мационный выходы которого соединены соответственно с вторым и третьим, входами блока выделения команды, четвертый, пятый и шестой входы которого соединены соответственно с третьим, четвертым и первым выходами блока управления, пятый, шестой и седь, мс,й выходы которого соединены со 1 ответственно с вторым, третьим и четвертым входами блока анализа лишнего бита, первый, второй и третий выходы которого соединены соответственно с четвертым входом блока повторного считывания, входом сдвигаю- щего регистра и вторым входом блока 25 управления, восьмой выход которого соединен с третьим входом блока проверки и определения номера байта и седьмым входом блока выделения команды, восьмой вход которого соеди- Зонен с управляющим входом устройства и с четвертым входом блока проверки и определения номера байта, пятыйвход которого соединен с вторым выходом сдвигающего регистра, информационный и сбросовый входы устроиства соединены соответственно с пятым входом блока анализа лишнего бита и с пятым входом блока повторного считывания, первый, второй итретий выходы которого соединены соответственно с первым и вторым управляющими выходами устройства и с третьим входом блока управления.Блок управления содержит первый и второй элементы И, элемент НЕ, генератор импульсов, синхронизатор,триггер стартового бита и селектор причем выходы селектора,первого элемента И, сбросовый выходсинхронизатора, первый и второйвыходы синхронизатора являются соответственно первым, вторым, третьим, четвертым,и пятым выходами блока, первый и второй. входы блока соединены соответственно с первым вхо 55дом второго элемента И через элемент НБ и первым входом синхронизатора, третий вход блока соединен с информационным входом селектора и информационным входом триггера стартового бита, выход которого со-единен с первым входом первого эле" мента И, шестым выходом блока и вторым входом, второго элемента И, выход которого соединен с управляющим входом селектора и является седьмым выходом блока, восьмой выход блока соединен с выходом ге". нератора импульсов и вторым входом синхронизатора, третий выход которого соединен со .сЬросовым входом триггера, старте".ого бита, синхронизирующий вход которого соединен с вторым входом первого элемента И и четвертым выходом синхронизатора, второй выход которого соединен с третьим входом второго элемента И.Блок выделения команды содержит регистр команд, мультиплексор, триггер, приема команды, триггер командного байта, триггер конца-ко, манды, дешифратор, причем выход мультиплексора, первый и второй выходы дешифратора являются соответственно первым, вторым и третьим выходами блока, первый, второй, третий, четвертый, пятый и вестойвходы блока соединены соответственно со сбросовым входом триггера командного байта, синхронизирующим входом триггера командного баита, первым, вторым информационными входами мультиплексора, первым входом триггера конца команды и управляющим входом мультиплексора, третий информационный вход которого соединен с седьмым входом блока и информационным входом регистра команд, восьмой вход блока соединен с синхронизирующим входом триггера приема ко". манды, инверсный выход которого соединен с информационным входом триггера командного .байта и вторым входом триггера конца команды, выход которого соединен со сбросовым входом триггера приема команды, прямой .выход которого соединен с третьим входом триггера конца командычетвертый вход которого соединен с третьим выходом дешифратора, вход которого соединен с четверым информационным входоммультиплексора и с выходом регистра команд, управляющий вход которого соединен с информационным входом триггера приема команды и с выходом триггера командного байта.8 1008746 При этом блок. анализа лишнегобита содержит первый и второй триг-,геры, триггер лишнего бита, триггерпроверки, счетчик импульсов, первыйи второй элементы ИЛИ, элемент НЕ;. 5первый., второй, третий , четвертыйи пятый элементы.И, причем выходы пятого элемента И, первого элемента ИЛИ и первый выход счетчика импульсов являются соответственно первым, 10вторым и третьим выходами блока, первый., второй и третий вхоДы. блока соединены соответственно с первым входом четвертого элемента И, который также соединен с вторым входом четвер,1 того элемента И, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом триггера лишнего бита, первый вход которого соединен 20 с первым входом первого триггера, вторым входом пятого элемента И, четвертым входом блока и входом элемента НЕ, выход которого соединен с .третьим входом четвертого элемента И 25 , и с первым входом триггера проверки, выход и второй вход которого соединены соответственно с вторым входом ,триггера лишнего бита и .с вторым выходом счетчика импульсов, третий изо четвертыйвыходы которого соединены соответственно с вторым входом первого триггера и первым входом второго триггера, второй вход которого соединен с пятым выходом счетчика импульсов и с третьим входом первого триггера, прямой выход которого соединен с третьим входом второго триггера и первым входом первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ,выход которого соединен с первым входом счетчика импульсов, второй . вход которого соединен с выходом второго элемента И, первый вход ко торого соединен с инверсным выходом первого триггера и четвертым входом второго триггера, инверсный и прямой выходы которого соединены соответственно с вторым входом второго элемента И и первым входом третьего. элемента И, выход которого соединен с вторым входом второго элемента ИЛИ, пятый вход блока соединен с третьим входом второго элемента И, вторыми входами переого и третьего элементов И, четвертым входом первого триггера и пятым входом второго триггера, сбросоеый вход триггера проверки соединен с вторым входом пер.вого триггера,Кроме того, Ьлок повторного считывания содержит триггер повтораи триггеростанова, счетчик повторений, элемент И, первый и второй элементы ИЛИ, элемент НЕ, причем выходы триггера останова и элемента Иявляются соответственно первым и вторым выходами Ьлока, первый, второй,третий , четвертый входыблока соединены соответственно со сбросовымвходом триггера повтрра., первым входом первого элемента ИЛИ, вторым)входом первого элемента ИЛИ и первымвходом второго элемента ИЛИ, выходкоторого соединен с установочнымвходом триггера останова, сбросовыйвход которого соединен с пятым входомблока и сбросовым входом счетчика повторений, выход которого соединен с.вторым входом второго элемента ИЛИи с первым входом элемента И через,элемент НЕ, второй вход элементаИ соединен с выходом триггера повтора, установочный вход которогосоедйнен с третьим выходом блока,выходом первого элемента ИЛИ и сосчетным входом счетчика повторений.Блок проверки и определения номера байта содержит элемент ИЛИ.элемент И, первый.и второй сумматоры по модулю два, триггер ошибкисчета и счетчик байтов, причемвыходы элемента ИЛИ и второго сумматора по модулю два являются соответственно первым и вторым выходамиблока, первый, второй, третий и четвертый входы блока соединены соответственно со счетным входом счетчика байтов, первыми входами элемента И, второго. сумматора по модулюдва и первого сумматора по модулюдва, выход которого соединен с вторым входом. элемента И, выход которого соединен .с первым входомэлемента ИЛИ, второй вход которогосоединен с выходом триггера ошибки счета, сбросовый вход которогосоединен с пятым входом блока и сосбросовым входом счетчика байтов,первый, второй и третий выходыкоторого соединены соответственнос установочным.входом триггера ошибки счета, вторым входом первого сумматора по модулю два и вторым входом второго сумматора по модулю деаподключенным к третьему выходу блока.35 9 100874На фиг. 1 приведена структурнаясхема устройства для контроля пере-.писи информации перезагружаемой управляющей памяти процессора; нафиг. 2 - функциональная схема блокауправления; на Фиг. 3 - то же, блока выделения команды; на фиг. 4 - тоже, блока анализа лишнего бита; нафиг. 5 - то же, блока повторногосчитывания ; на фиг. 6 - то же, 1 Облока проверки и определения номерабайта,Устройство для контроля переписиинформации перезагружаемой управляющей памяти процессора (фиг. 1) содержит сдвигающий регистр 1, регистр2 данных,.блок 3 управления, . блок 4выделения команды, блок 5 анализалишнего Ьита, блок 6 повторногосчитывания и блок 7 проверки и определения номера байта. Устройство содержит также информационный выход 8устройства, первый управляющий выход устройства 9, второй управляющийвыход 10 устройства, управляющий 25вход 11 устройства, сбросовый вход12 устроиства, информацион гй од13 устройства.Блок 3 управления (фиг, 2) содержит первый элемент И 14, второйэлемент И 15, элемент НЕ 16, генератор 17 импульсов, синхронизатор 18,триггер 19 стартового бита, селектор20. На фиг. 2 цифрами 5-7 обозначены номера блоков, с выходами которых соединены входы данного блока,а цифрами 2,4,6,5 и 7- номера блоков, с которыми соединены выходыданного блока.Блок 4 выделения команды (фиг.3)содержит регисто 21 команд, мультиплексор 22, триггер 23 приема команды, триггер 24 командного байта,триггер 25 конца команды, дешифра,тор 26, На фиг, 3 цифрами 2,3 и 7обозначены номера блоков, с выходами,которых соединены входы данногоблока, а циФрами 2,7 - номера блоков,с которыми соединены выходы данного блока,Блок 5 анализа лишнего бита (фиг.4)Ясодержит первый триггер 27, второйтриггер 28, триггер 29 лишнего Ьитатриггер 30 проверки, счетчик 31 импульсов, первый элемент ИЛИ 32, второй элемент ИЛИ 33, элемент. НЕ 34,первый элемент И 35, второй элементИ 36, третий элемент И 37, четвертыйэлемент И 38, пятый элемент И 39. 6 10На. Фиг. 4 цифрой 3 обозначен номерблока, с выходами которого соединенывходы данного блока, а цифрами 1,3и 6 - номера Ьлоков, с которыми соединены выходы данного. блока.Блок 6 повторного считывания(фиг. 5) содержит триггер 40 повтора, триггер 41 останова, счетчик,.42 повторений, элемент И 43, первыйэлемент ИЛИ 44, второй элемент ИЛИ 45.элемент НБ 46. На Фиг. 5 цифрами3,5 и 7 обозначены номера блоков, свыходами которых соединены входыданного блока а цифрой 3 - номерблока, с которым соединен третий выход данного блока.Блок 7 проверки и определения номера байта (фиг. 6) содержит элемент ИЛИ 47, элемент И .48, первыйсумматор 49 по модулю два, второйсумматор 50 по модулю два, триггер5 1 ошибки счета, счетчик 52 байтов.На фиг. 6 цифрами 1,3 и 4 обозначены номера блоков, с выходами кото.рых соединены входы данного блока,а цифрами 4 и 6 - номера блоков, скоторь 1 ми соединены выходы данногоЬлока,В устройстве для контроля переписи информации перезагружаемой управляющей памяти процессора первый выход сдвигающего регистра 1 соединен с первым входом Ьлока 3 управления, первый выход которого соеди.нен с информационным входом регистра 2 данных, причем второй выход блока 3 управления соединен с первымивходами блока 6 повторного считывания, блока 5 анализа лишнего бита иблока 7 проверки и определения номерабайта, первый, второй и третий выходы которого соединены соответственно с вторым, третьим входами блока 6повторного считывания и с первымвходом блока 4 выделения команды,Первый, второй и третий выходы блока 4 выделения команды соединенысоответственно с информационным выходом 8 устройства, с вторым входомблока 7 проверки и определения но-.мера байта и управляющим входом регистра 2 данных. Управляющий и информационный выходы регистра 2 данных соединены соответственно с вторым итретьим входами блока 4 выделениякоманды, четвертый, пятый и шестойвходы которого соединены соответственно с третьим, четвертым и первым выходами блока 3 управления. Пявторым входом первого элемента И 14 и четвертым выходом синхронизатора 18 второй выход которого соединен с третьим входом второго элемента И 15.В блоке 4 выделения команды (фиг. 3) выход мультиплексора 22, первый и второй выходы дешифратора 26 являются соответственно первым, вторым и третьим выходами блока. Четвертый, седьмой, третий, первый, второй и восьмой входы Ьлока 4 выделения команды соединены соответственно со сЬросовым входом триггера 24 командного байта, синхронизирующим входом триггера 24 командного байта, первым, вторым информационными входами мультиплексора 22, первым входом триггера 25 конца команды, управляющим входом мультиплексора 22. Третий информационный вход мультиплексора 22 соединен с шестым входом блока 4 выделения команды и информационным входом регистра 21 команд. Пятый вход блока 4 выделения команды соединен с синхронизирующим входом триггера 23 приема команды, инверсный выход которого соединен с информационным входом триггера 24 командного байта и вторым входом триггера 25 конца команды. Выход триггера 25 конца команды соединен со сбросовым входом триггера 23 приема команды, прямой выход которого соединен с третьим входом триггера 25,конца команды, четвертый вход которого соединен с третьим выходом дешифратора 26, вход которого соединен с четвертым информационным входом мультиплексора 22 и с выходом регистра 21 команд, управ" ляющий вход которого соединен с инФормационным входом триггера 23 приема команды и с выходом триггера 24 командного байта.В блоке 5 анализа лишнего бита (фиг. 4) выходы пятого элемента И 39, первого элемента ИЛИ 32 и первый выход счетчика 31 импульсов являются соответственно вторым, первым и третьим выходами блока. Четвертый, первый и второй входы блока.5 анализа лишнего Ьита соединены соответственно с первым входом четвертого элемента И 38, со сбросовым входом триггера 29 лишнего бита и первым входом пятого элемен та И 39, который также соединен совторым входом четвертого элемента 11 100874614.тый, шестой и седьмой выходы блока 3управления соединены соответстяеннос вторым третьим.и четвертым входами блока 5 анализа лишнего бита,первый, второй и третий выходы ко- йторого соединены соответственно счетвертым входом блока б повторногосчитывания, входом сдвигающего регистра 1 и вторым входом блока 3 управления. Восьмой выход блока 3 управления соединен с третьим входомблока 7 проверки и определения номера байта .и седьмым входом блока4 выделения команды, восьмой входксторого соединен с управляющимвходом устройства 11 и с четвертымвходом блока 7 проверки и определения номера байта, пятый вход которого соединен с вторым выходомсдвигающего регистра 1, Информационный 13 и сЬросовый 12 входы устройства соединены соответственно с пятым входом блока 5 анализа лишнегобита и с пятым входом Ьлока 6 повторного считывания, первый, второйи третий выходы которого соединенысоответственно с первым 9 и вторым10 управляющими выходами устройстваи с третьим входом блока 3 управления. 30.В блоке 3 управления (Фиг.2) выходы селектора 20, первого эпементаИ 14, сбросовый выход синхронизатора 18, первый и второй выходы синх.ронизатора 18 являются соответственно первым, восьмым, вторым, третьим и пятым выходами блока. Третий ивторой входы Ьлока 3 управления соединены соотаетственно с первым входомвторого элемента И 15 через элемент 40НЕ 16 и первым входом синхронизатора 18, Первый вход блока 3 управления соединен с информационным входом селектора 20 и информационнымвходом триггера 19 стартового бита,выход которого соединен с первымвходом первого элемента И 14, седьмым выходом блока и вторым входомвторого элемента И 15, Выход второгоэлемента И 15 соединен с управляющимэ 0входом селектора 20 и является четвертым выходом блока. Шестой выходблока 3 управления соединен с вмходом генератора 17 импульсов и вторым. входом синхронизатора 18, третий выход которого соединен со сбро 53совым входом триггера 19 стартовогобита. 6 инхронизирующий вход тригге.ра 19 стартового бита соединен со13 100И 38, выход которого соединен спервым входом первого элемента ИЛИ 32второй вход которого соединен с выходом триггера 29 лишнего бита.Первый вход триггера 29 лишнегобита соединен с первым входом первого триггера 27, вторым входомпятого элемента И 39, пятым входомблока и входом элемента НЕ 34,.выходкоторого соединен с третьим входом четвертого элемента И 38 и спервым входом триггера 30 проверки. Выход и второй вход триггера 30проверки соединены соответственнос вторым входом триггера 29 лишнего бита и с вторым. выходом счетчика 31 импульсов, третий и четвертый выходы которого соединенысоответственно с вторым входом первого триггера 27 и первым входомвторого триггера 28. Второй входвторого триггера 28 соединен с пятым выходом счетчика 31 импульсови:с третьим входом первого триггера 27, прямой выход которого соединен с третьим входом второготриггера 28 и первым входом первого элемента И.35, Выход первого элемента И 35 соединен с первым входом второго элемента ИЛИ 33,выход которого соединен с первымвходом счетчика 31 импульсов, второй вход которого соединен с выходом второго элемента И 36, первыйвход которого соединен синверснымвыходом первого триггера 27, сбросовым входом триггера 30 проверкии четвертым входом второго триггера 28. Инверсный и прямой выходывторого триггера 28 соединены соответственно со вторым входом второгоэлемента И 36 и первым входом третьего элемента И 37, выход которогосоединен с вторым входом второго элемента ИЛИ 33 . третий вход блока 5анализа лишнего бита соединен стретьим входом второго элемента И 36,вторыми входами первого элемента И 35и третьего элемента И 37, четвертым входом .первого триггера 27 и .пятым входом второго триггера 28.В блоке 6 повторного считывания(фиг. 5) выходы триггера 41 останова и элемента И 43 являются соответственно вторым и первым выходами Ьлока. Первый, четвертый, второй и третий входы Ьлока 6 повторного считывания соединены соответственно . со сбросовым входом триггера 40 8746 14повтора, первым входом первого элемента ИЛИ 44,вторым входом первого элемента ИЛИ 44 и первым входомвторого элемента ИЛИ 45. Выход второго элемента ИЛИ 45 соединен с установочным входом триггера 41 останова, сбросовый вход которого соединен с пятым входом блока и сбросовым входом счетчика 42 повторений, 10 выход которого соединен с вторымвходом второго элемента ИЛИ 45 и спервым входом элемента И 43 через,элемент НЕ 46. Второй вход элементаИ 43 соединен с третьим выходом блоека 6 повторного считывания, выходомпервого элемента ИЛИ 44 и со счетным входом счетчика 42 повторений.В блоке 7 проверки и определейия номера байта (фиг. 6) выходы 26 элемента ИЛИ Ц и второго сумматора50 по модулю два являются соответственно первым и вторым выходамиблока. Третий, второй, четвертыйи пятый входы блока 7 проверки и 2 определения номера байта соединенысоответственно со счетным входомсчетчика 52 байтов, первыми входа-ми элемента И 48, второго сумматора 50 по модулю два и первого сумзо матора 49 по модулю два, выход которого соединен с вторым входом элемента ИЛИ 47, второй вход которого:соединен с выходом триггера 51 ошибкисчета; сбросовый вход которого соединен с первым входом блока и сосбросовым входом счетчика 52 байтов. Первый, второй и третий выходисчетчика 52 байтов соединены соответственно с установочным входом триггера 51 ошибки счета, вторым входомпервого сумматора 49 по модулю дваи вторым входом второго сумматора50 по модулю два, который такжеявляется третьим выходом блока.Устройство работает следующим образом.Информация, записанная на носителе пультового накопителя, побитно поступает через блок 5 анализалишнего Ьита в десятиразрядный сдвигающий регистр 1, где после каждогопринятого бита производится сдвигна один разряд, Информация на носи"теле расположена в виде секторов(зон) по 255 байтов в секторе, Передача каждого байта начинаетсясо стартового Ьита, после которого выдаются информационные биты иконтрольный, Следующий стартовый