Устройство для программного управления технологическим оборудованием

СОЮЗ СОВЕТСНИХ ЦИАЛИСТИЧЕСНИХ СПУБЛИН 9)ф) 1 9/18 О АНИЕ ИЗОБРЕТЕНИЯ ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЬЛИЯМПРИ ГННТ СССР(56) Авторское свидетельство СССР Р .1012205, кл. С 05 В 19/18, 1983.Авторское свидетельство СССР Р 1418653, кл. Г 05 В 19/18, 1988,Алексенко А.Г Галицин А,А Иванников А.Д. Проектирование радиоэлектронной аппаратуры на микропроцессорах. - М,: Радио и связь, 1984.КофФрон Дж. Техницеские средства микропроцессорных систем. - М.: Мир,(54) УСТРОЙСТВО ДЛЯ ПРОГРАММНОГО УП"РАВЛЕНИЯ ТЕХНОЛОГИЧЕСКИМ ОБОРУЛОВА"НИЕМ(57) Изобретение относится к системампрограммного управления и может бытьиспользовано в автоматизированныхсистемах для управления технологицеским оборудованием. Цель изобретенияповышение быстродействия и расширение области применения КС. Устройство для программного управления технологинеским оборудованием содержитмикропроцессор 1, актовый генератор 2, системный контроллер 3, буФерные усилители 4, дешиФратор 5 адреса, блок 6 постоянной памяти программ,блок 7 оперативной памяти данных.шинный Формирователь 8 оперативной20 19 171 цессор организует запись,в стек адреса возврата (содержимое счетчика команд: СК на фиг.2) в точку прерван. ной программы и переходит к выполнению программы по адресу, соответствующему введенному коду вектора прерывания (КБТ) и снимает сигнал подтверждения. Программа обработки прерывания может включать запись в стек с последующим извлечением информации всех регистров, обработку информации с устройства, вызвавшего его, обязательно - обнуление триггера запроса прерывания этого устройства (с выходов 33, этот триггер относится к внешнему оборудованию и не указан на фиг,1). Поэтому снимается логическая единица с входов 35 выходы 25,2 приоритетного шифратора 25. 3 заключение программно устанавливается внутренний триггер разрешения прерывания микропроцессора 1, поэтому на выходе 1,10 устанавливается логическая единица, и выполняется команда возврата к прерванной программе.Если другое устройство установит на входах 35 логическую единицу,то процесс прерываний повторится аналогично, только в соответствии с новым кодом на выходах 25.1 приоритетного шифратора будет обслужено устройство, вызвавшее прерывание.Если одновременно требуют обслуживания несколько устройств, то на выходе 25.1 приоритетного шифратора будет установлен код старшего по приоритету устройства (старшей единицы). По окончанию программы обслуживания этого устройства последовательно будут обслужены прерывания от младших по приоритету устройств.Таким образом, обработка обычного прерывания, вызванного Флажками внешних устройств, требующих обслуживания, в предлагаемом устройстве ана.логична известной дисциплине прерываний в системах програамного управления.Прерывание с формированием автоматных отображений (логическое прерывание),Если одновременно с поступлением запросов на входы 35 (до переходавыхода 1.10 в состояние логического йуля, или в отсутствие таковых изменится информация на входах 34 логических условий, то на выходе схемы 24 сравненияустановится логическая 10 15 20 25 30 35 40 45 50 55 единица по синхроимпульсу выхода 1,8микропроцессора 1. Так как триггер 19 предварительно установлен (при инициализации) и прерывания разрешены, то по импульсу на выходе 1.8 микро" процессора 1 активируется выход элемента И 18, устанавливающий через элемент ИЛИ 15 триггер 21 по синхроимпульсу выхода 2.4 (синхроимпульс выхода 1.8 перекрывает выход 2.4). Если триггер 21 уже установлен - чуть раньше поступил сигнал с выхода 25.2 приоритетного шифратора 25, но еще не обнулился выход 1.10 микропроцессора 1, то состояние триггера 21, сформировавшего уже запрос на обычное прерывание от входов 35, не изменится, но обслуживаться будет логическое прерывание. В том случае, если поступил запрос от входов 35, выход .1.10 об улится и сигнал подтверждения прерывания уже сформировался, то логическое прерывание будет обслужено после обычного прерывания.На фиг.3 показан вариант одновременного возбуждения элемента И 18 и выхода 25.2 приоритетного шифратора 25, Аналогично триггер 2 1 формирует запрос прерывания на вход 1.9 микропроцессора 1, далее снимается разрешение с выхода 1,10, триггер 21 обнуляется через элемент И 16 и удерживается в логическом нуле до появления логической ециницы на входе 1.10, Далее микропроцессор 1 переходит в цикл обработки прерываний, Формируется управляющий сигнал подтверждения прерывания на шине 3.2 управления (1 НТА на фиг.3), по которому так как на выходе схемы 24 срав" нения единица, устанавливает триггер 20. Триггер 20 переключает мультиплексор 26 и активирует старший разряд адресных входов блока 6 постоянной памяти, который не подключен к шине адреса, т.е. смещение адресного пространства блока 6. Через элемент ИЛИ 13 в регистр 23 записываются новые значения входов 34 логических условий и выход схемы 24 сравнения обнуляется после того, как обнулится триггер 20. Последнии удерживается в нулевом состоянии через элемент ИЛИ 14 по его инверсному входу,. если триггер 19 обнулен - т.е. логическое прерывание запрещено, Поэтому измененная информация с входов 34 через мультиплексор 26, шинный(,формирователь 22 вход разрешениякоторого активирован выходом элемента Й 17 какописано,поступит на шину3.1 данных, причем микропроцессор 1воспринимает ее как вектор прерывания, но в действительности она имеетдругой смысл: это не код устройства,старшего по приоритету, а состояниелогических условий 36 - т.е. собственно состояние датчиков технологического оборудования,Информацию (измененная, очередноесостояние) с датчиков необходимообработать, т.е, сформировать автоматное отображение " в соответствиес некоторой системой булевых функцийили таблицей истинности, которыеописывают закон формирования управляющих воздействий на исполнительные 20органы технологического оборудования,Микропроцессор 1 как и ранее, записывает в стек содержимое счетчикакоманд, адресует в соответствие свектором прерывания (КБТ на фиг,3),который представляет собой код логических условий, первую ячейку памятипрограммы обработки прерывания и выполняет ее, формируя управляющиевоздействия в соответствие с задан- ЗОной системой булевых функций или.таблицей истинности. По окончаниюэтой программы осуществляется выводуправляющего воздействия на выход 33,выполнение команды разрешения прерывания (при этом устанавливается выход 1.10) и возврата в основную программу, На адресах команд возврата(КЕТа. на фиг3) в основную программупрограмм обработки прерываний по 40входам 34 возбуждается выход 5.3 дешифратора 5, поэтому через элемент 27задержки, элемент ИЛИ 14 обнуляетсятриггер 20. Элемент 27 задержки обеспечивает задержку на надежное считывание команды возврата по адресу,учитывающему возбужденный выход триггера 20. Последний обнуляется и мультиплексор 26 переключается. Микропроцессор 1 выполняет прерванную про" 0грамму. Если во время выполнения программы обработки прерываний от входов 34 поступят запросы на входы 35,это не приведен к повторной установке триггера 21, так как обнулен возбужденным входом асинхронного сброса выходом 1.1 О через элемент ИЛИ 16.Эти запросы будут обслужены по окончании обработки сигнала с входов 34 7522(после перехода в основную программу). Скорость изменения сигналов на входах 34 такова, что микропроцессоруспевает обрабатывать их изменение, Они изменяются не быстрее, чем об.-. рабатывается очередное их изменение и прерывание с входов 35, если оно уже начато, т,е. после установкие выхода 1.10 влогическую единицу вновь может быть установлен триггер 21 по синхроимпульсу выхода 2.4 и вновь начнется обработки простого или логического прерывания. Таким образом, новая введеннаядисциплина логического прерывания сФормированием автоматных отображенийпозволяет ускорить обработку изменения логических условий в соответствие с заданной системой булевых функ"ций или таблицей истинности по сравнению с известным изобретением, вкотором логическая обработка (ветвление по значению логических условий) осуществляется только в заданнойточке программы. В предлагаемой системе изменение значения логических условий сразу же вызывает прерывание, приоритет которого старше приоритетов других устройств (пульта оператора и т.д.) и формирование управляющего воздействия на исполнительные органы. При этом микропроцессор 1 формирует переходы по тем же адресам, что и обычном прерывании, а смещение адресного пространства блока 5 для формирования автоматных отображений осуществляется по его старшему разряду выходом мультиплексора 2.6.Если исходное положение входов 34 отлично от нулевого, то программно микропроцессор 1 возбуждает выход 9.3 дешифратора 9 (например, командой вывода по адресу, присвоенного регист" ру 23) и через элемент ИЛИ 13 с входов 34 в регистр 23 записывается исходное состояние датчиков. Затем так" же возбуждается выход 9.2 дешифрато" ра 9 и в триггер 19 с разряда шины 3.1 данных записывается единица, тем самым разрешается новая дисциплина логического прерывания - с Формированием автоматных отображений. При необходимости запрета дисциплины ана" логично в триггер 19 заносится логи" ческий ноль, тогда контроллер реагирует только на обычные прерываний - по входам 35., ФМЕуЕф 23 171 Ю 75 21Активирование выхода элемента И 18 П р и м е р конкретной реализациипроизводится по синхроимпульсу выхо- предлагаемой системына базе микро"да 1.8 микропроцессора 1, т.е. до процессора 580,анализа микропроцессором 1 наличияпрерываний - возбужденного выхода 1 9, Пусть необходимо формировать уп"которое происходит в последнем такте равляющие воздействия Е Е в зависии след го цикла текущей команды три , мсти от состояния двух дискретныхо неавл(синхроимпульс формируется в пеРвом ат о ч Ь в соответствии с градатчиков а,риггера 21 происхоО фо пред тав енным на фиг Ц 8 в рдит по переднему фронту синхроимпуль- шинах графа в числителе укаса на выходе 2.4 тактового генератомер, в знаменателе - ее код.ра 2, если не активирован его входобнуления (в этом случае он удержива"ется в нуле). Синхроимпульс выхода 15 Алгоритм выдачи управляющих воз-1.8, активирующий выход элемента 19, действий можно изобразить таблицейперекрывает тактовый импульс 2.4. переходов (табл.1),1714Здесь ууу (с) - текущий кодвершины ууу К+ 1) - последующийкод вершины грзфа (фиг.4), В исходном положении регистр 23 (Фиг.1) обнулен по входу сброса. Бсли бы исход"5ное состояние датчиков аЬ отличалосьот нулевого, то этот исходный код врегистре 23 был бы занесен при программном возбуждении выхода 9.3 дешифратора 9 (инициализации) черезэлемент ИЛИ 13 При этом также на управляющие органы выводится соответствующий код 00 (клетка 0 табл.1),Табл.1 построена для допущения невозможности одновременного изменениясостояния сразу двух датчиков аЬ.Таблица 1 имеется в постоянной памяти блока 6 системы по адресам, имеющим самую старшую единицу (А 1 блока 6 на Фиг.1).Тогда при реакции системы на изменение состояния датчиков аЬ 00 -ф 01,управление будет передано командойКБТ 11001111 (третий разряд кода 25Йс 1 Й, команды КБТ 11 йс 12 с 111подключен к минусовой шине счетчикапитания (а остальные разряды 7,6,2,1,0 - к плюсовой шине) - на входах 34)восьми ячейкам памяти с адресами(в восьмеричном коде).0100108- 010178Здесь самая левая единица означает возбуждение входа А 1 блока 6 выходом триггера 20. В случае реакциина запросы по входам 35 на этом разряже будет О. В указанных восьмиячейках записаны команды:ВООЬ 1: РУБН РБИ; сохранение слова состояния МЧ 1 С,01 Нприсвоение регистру Скода аЬ СА 1.Ь 1 РК; вызовподпрограммы ФормированияЕг (ЯК)РОР РЯУ; возврат словасостояния КЕТ;возвратк прерванной программе,Подпрограмма выдачи управляющихвоздействий ОРК представляет собойследующую последовательность команд;11 РК: РОБН Н; сохранить Н,ЬРЬЯН В; сохранить В, СЬРА РАМ; чтение из ячейки РАИкода узуйу")ОКА С ; конкатенация для получения адресауууЫ)//аьМЧ 1 Н,57; присвоение регистру Нкода 57 26МОЧ Ь, С ; пересылка Ь: - С, вН,Ь - адрес клетки 1таблицы 1МОЧ А,М ; пересылать в аккумулятор у у у (+1)//Е Енаходящиеся по адресуН,1МОЧ В, А; временно хранитьУугу И+1) //7 2 Е в ВМОЧ А,В ; переслать в ААИ 1 МАБК 1; выделить ЕОПТ РОКТ 1;вывести Е 2 Е, в портМОЧ АВ переслать ууу,(+1)//АИ 1 МАБК 2 //Е 2 Е, в А, выделитьУЗу 2 УЯТА РАМ записать новое состояние в ячейку РАИРОР В ; восстановить В,СРОР Н ; восстановить Н,ЬЕ 1; разрешение прерыванияКЕТ; возврат (к команде РОРРБ 1) .Таким образом, подпрограмма ОРКосуществляет автоматное отображение всоответствии с табл.1, Перед обращением к ней код датчиков аЪ (логических условий входа 34) записан в регистре С (микропроцессора 1), этоткод контактенируется с кодом, хранящемся в ячейке РАИ (состояние У,У 2,У табл.1), по этому адресу уу у, И)аЪ извлекается информация у уу(Е+1) ЕЕ (конкатенациячислителя и знаменателя дроби У 2 У" (+1)табл.1) . Часть этой ин 2Формации Е 2 Е - выходное воздействиевыделяется маской МАЯК 1, содержащей единицы в разрядах ЕЕ и нули в ост тальных разрядах, и выводится в порт 1 (выходы 33). Другая часть ууу(+1) - последующее состояние вершийы графа - выделяется маской МАЯК 2,содержащей единицы в разрядах ууу И+1) и нули в остальных разря" дах и записывается в ячейку РАИ- т.е. осуществляется переход во вто" рую вершину графа (фиг.4).При очередных измерениях состояния датчиков аЬ,например, 01-11-в 10 будет осуществляться продвижение по графу в вершины 3 и 4При этом будут формироваться команды КБТ, адресуемые ячейки с последовательностями, команд, аналогичных ВООЬ 1, только присвоение регистру С производится в соответствии с состоянием аЬ т.е.11,10 При переходе из состояния28 27, 1714575три в состояние четыре формируется Руправляющее воздействие 22 =. 01. рОбнуление триггера 20, осуществляю- ищего смещение постоянной памяти бло" т5ка 6 происходит по адресам командиКЕТ (помечена звездочкой - в подпрограмме ВО 01, 1), вызываемых коман- рдами ВБТ 317, КБТ 327, КБТ 337. При нэтом возбуждается выход 5 3 дешифра" 1 О Ртора 5 и триггер 20 обнуляется через еэлемент 27 задержки,тогда, когда этискоманды КЕТ уже выполнены и произо- цшел возврат в основную программу,прерванную прерыванием. Следует под" 1 зчеркнуть, что команда КБТ вынуждаетмикропроцессор 1 генерировать однии те же адреса векторов прерыванийкак по входам 34, так и по входам 35,а разделение этих вектороа происходит возбужденным выходом триггера 20;смещающим адреса постоянной памятиблока 6 (вход А 1 блока 6 на Фиг.1).Снятие смещения произойдет после выполнения команды КЕТ - возврата в основную программу - т.е., после еенадежного считывания в микропроцессор 1 из блока 6 со смещением и дальнейшее считывание микропроцессоромкоманд будет осуществляться при снятом смещении. Для реализации последовательностного автомата (Фиг.4) визвестном изобретении необходима такая же программа БРК. Имеется такжевозможность реализации комбинационной логики " более простым, чем описанная последовательность способом.Пусть, например, необходимо производить преобразование входного трехраэрядного кода Грея в позиционныйкод в соответствии с таблицей истин- ности Таблица 2 Позиционный код Код Грея аЬсее е ееехт х 0 1 0 О55 0 0 О1 1 О 1 1 О .О 0 0 О 0 1 1 1 Входы 34 контроллера подключены кФотоэлектрическим датчикам аЬс преобазователя валекод. Необходимо сформиовать позиционный код ххх 1. Дляростоты считают, что код х х хпрос-,:о выводится на некоторый выходнойорт для дальнейшей обработки.Тогда после обнуления в регисте 23 - нулевой код. При поступлеии кода аЬс = 001 формируется пре"ывание командой ВБТ 317. Адресутся ячейка памяти блока 6 с адреом, содержащим крайнюю левую едини"у, как было описано выше:010010 8.В восьми ячейках 0100108-010017 даписаны команды:СВАУ 1: РОБН РЗЫ ; сохранение слова состояния,М 01 А,001; присвоение аккумулятору значения х. х х, == 001Оцт РОКт 2; вывод х 3 хтхРОР РБМ; возврат РВИЕ 1 разрешение прерывания.ВЕТ; возвратВ регистр 23 через элемент ИЛИ 13записывается новое значение входногосигнала после обнуления триггера 20.После выдачи по сигналу аЬс = 100 кодб ххтх = 111 при поступлении сиг"нала аЬс = 000, формируется командаКБТ 307 и выводится,код ххтх, = 000,Предполагается, что внешними средствами, не указанными на фиг.1 инициируется начальный запуск, старт микропроцессора с некоторого ненулевогоадреса, не захватывающего векторапрерываний по входам 34 и 35.Обработка прерываний по входам 35(если нет изменений сигналов на входах 34) осуществляется в обычном ре"жиме прерываний. Формируются командыКЗТ, но так как триггера 20 не уста"новлен,эти команды приводят кадресации микропроцессораследующих ячеекпамяти блока 6:КБТ 307; 000000 - 000 007КЗТ 317: 000010 - 000017КБТ 327: 000020 - 000027кзт 337: 000030 - 000037КЗТ 347: 000040 " 000047КЗТ 377: 000070 - 000077Таким образом, предлагаемая система по сравнению с известным обладает большим быстродействием векторной(многоальтернативной) реакции на изменение логических условий, так какна такое изменение сразу же приводит к прерыванию и формированию выходно"5го воздействия. В известном такая реакция отсутствует, а изменение логических условий проверяется программно, что может, кроме всего прочегопривести к потере информации в некоторых задачах обработки сигналов вреальном масштабе времени. Формула изобретения Устройство для программного управпения технологическим оборудованием,содержащее тактовый генератор, входы сброса и готовности которого яв"ляются соответственно входами сброса и готовности устройства, вход синхронизации тактового генератора подключен к выходу синхронизации микропро- цессора, тактовые входы, входы сброса и готовности которого соединены с соответствующими тактовыми выходами, выходами сброса и готовности тактового ге нера тора, выход син хрониз ациикоторого соединен с входом синхронизации системного контроллера, первая группа информационных входов-выходов которого соединена, соответственно с группой входов-выходов данных микропроцессора, выход управления записью которого соединен с входом управления записью системного контроллера, выход управления приемом данных микропроцессора подключен к соответствующим управляющим входам системно" го контроллера, блока постоянной памяти программ, шинного формирователя оперативной памяти и к первому входу первого элемента И, выходы адреса микропроцессора через буферные усилители подключены к соответствующим адресным входам дешифратора адреса, блока постоянной памяти программ, блока оперативной памяти данных и дешифратора устройств ввода- вывода, вход разрешения дешифратора адреса подключен к выходу первого элемента ИЛИ, первый и второй входы которого подключены соответственно к выходам управления чтением памяти и записи в память системного контроллера, первый выход дешифратора адреса подключен к входу разрешения блока постоянной памяти программ, второй выход дешифратора адреса подключен к входу разрешения шинногоформирователя оперативной памяти ик входу разрешения блока оперативнойпамяти данных, вход записи которогоподключен к выходу управления записив память системного контроллера, вторая группа информационных входов-выходов которого подключена соответственно, к информационным выходам блока постоянной памяти программ, первой группе информационных входов-выходов шинного формирователя оперативной памяти и к группе информационных входов-выходов шинного формирователя устройств ввода-вывода, информационные входы блока оперативной памяти данных подключены соответственно; к второй группе информационных входов-выходов шинного Формирователя оперативной памяти, а информационные выходы блока оперативной памяти данных соединены, соответственно, с третьей группой информационных входов-выходов шинногоформирователя оперативной памяти,вход разрешения дешифратора устройствввода-вывода подключен к выходу второго элемента ИЛИ, первый и второйвходы которого подключены к выходамуправления вводом из устройств вводаи выводом в устройство вывода системного контроллера соответственно,группа выходов дешифратора устройствввода-вывода подключена, соответственно, к группе входов разрешенияшинного формирователя устройств ввода-вывода, вход разрешения ввода которого подключен к выходу управлениявводом из устройств ввода системногоконтроллера, входы шинного формирователя устройств ввода-вывода являютсяинформационными входами устройства,а его выходы - информационными выходами устройства, выход первого элемента И подключен к входу разрешенияшинного формирователя, входы сбросарегистра и триггера подключены к выходу сброса тактового генератора,выходы регистра подключены к первойгруппе информационных входов схемысравнения, выход которой подключен кпервому входу второго элемента И,второй вход которого подключен к выходу триггера, информационный входкоторого подключен к соответствующему разряду второй группы информационных входов-выходов системного контроллера, третий элемент ИЛИ, о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия и расширения области применения в устройство дополнительно введены три элемента5 ИЛИ, два триггера, приоритетныи шифратор, мультиплексор и элемент задержки, причем вход синхронизации регистра подключен к выходу третьего эле-. мента ИЛИ, первый вход которого под- о ключен к второму выходу дешифратора устройств авода-вывода, а второй вход - к выходу второго триггера, к адресному входу мультиплексора, старшему адресному входу блока постоянной 5 памяти программ и дополнительному информационному входу дешифратора памяти, третий выход дешифратора адреса подключен к входу элемента задержки, выход которого подключен к первому входу четвертого элемента ИЛИ,второи инверсный вход четвертого элемента ИЛИ подключен к выходу первого триггера, тре-,тий вход четвертого элемента ИЛИ подключен к входу сброса второго триггера, вьход четвертого элемента ИЛИподключен к входу сброса второготриггера, информационный вход которого подключен к выходу схемы сравнения, а вход синхронизации которого 30подключен к выходу подтвержденияпрерывания системного контроллера,вход синхронизации первого триггераподключен к третьему входу дешифратора устройств ввода-вывода, информационные входы регистра подключены,соответственно, к второй группе информационных входов схемы сравненияи к второй группе входов мультиплексора и являются входами логических щ1 условий устройства, второй вход первого элемента И подключен к выходуподтверждения прерывания системногоконтроллера, третий вход второгоэлемента И подключен к выходу синхронизации микропроцессора, а четвертый вход второго элемента И подключен к выходу разрешения прерываниямикропроцессора, выход второго элемента И подключен к первому. входупятого элемента ИЛИ, второй входкоторого подключен к выходу управления приоритетного шифратора, входыприоритетного шифратора являютсявходами запросов на прерывание устройства, информационные выходы приоритетного шифратора подключены кпервой группе входов мультиплексора,выходы которого подключены к первойгруппе информационных входов шинногоформирователя, к второй группе инФормационных входов которого подключены выходы формирователя командывекторного перехода, выход пятогоэлемента ИЛИ подключен к входу данныхтретьего триггера, вход сброса которого подключен к выходу шестого элемента ИЛИ, первый, инверсный вход шестого элемента ИЛИ подключен к выходуразрешения прерывания микропроцессора, второй вход шестого элемента ИЛИподключен к выходу сброса тактовогогенератора, выход третьего триггераподключен к входу запроса прерываниямикропроцессора, вход синхронизациитретьего триггера подключен к соответствующему тактовому выходу тактового генератора.С,Тюрин ийнык Корректо Ревска Химцук Ддк Заказ 693 ТиражВНИИПИ Государственного комитета по изобретениям и113035, Москва, Ж, Раушская наб СС изводственно-издательский комбинат "Патент", г, Ужгород, ул. Гагарина,1 оставите ехред Л Подписноеытиям пр171457памяти, дешифратор 9 устройств ввода- вывода, шинный Формирователь 1.0 ввода-вывода, шесть элементов ИЛИ 11- 16, два элемента И 17 и 18, три триггера 19-21, шинный Формирователь 22, регистр 23, схему 24 сравнения, приоритетнь 1 й шифратор 25, мультиплек 5сор 26, элемент 27 задержки, Цель достигается за счет реализации режималогического прерывания. Новыми в системе являются три элемента ИЛИ 14-16,два триггера 20 и 2 1, приоритетныйшифратор 25, мультиплексор 26, эле"мент 27 задержки. 2 табл., 4 ил.Изобретение относится к устройствам программного управления и может быть использовано в автоматизированных системах для управления техноло- гическим оборудованием, например, в системах числового программного управления производственных комплексов, роботов, манипуляторов и т.д.Известно устройство программного управления, содержащее датчики состояний, генератор импульсов, триггеры,дешифраторы, счетчики единиц и десятков, блок набора программ 25 элемент;И, ИЛИ, НГ, Его недостатком являетсл низкая производительность.Наиболее близким к предлагаемому является устройство для программного управления технологическими процессами, состоящее из микропроцессора, тактового генератора, системного контроллера, дешифратора адреса памяти, оперативнои памяти, постоянной памяти, шинного Формирователя памяти, дешифратора адресов ввода-вывода, шинных Формирователей ввода-вывода, трех шинных Формирователей, триггера, регистра, схемы сравнения, четырех схем И, трех схем ИЛИ.Недостатком его является низкое быстродействие и узкая область применения. Это обусловлено следующими обстоятельствами.Технические средства прототипа обеспечивают многоальтернативное ветвление по значению логических условий поступдкмцих От датчиков в строго определенные моменты времени, при подключении соответствующей подпрограммы основной программой, При этом заранее неизвестен факт изменения логических условий т.е, если они не изменились, то многоальтернативное ветвление будет проведено55 вхолостую - сформируется управляющий сигнал такой же, как и в предыдущем ветвлении. Если логические условия уже изменились, а время их опроса еще не подошло, то это приводит к снижению времени реакции, понижающему быстродействие при многоальтернативном ветвлении относительно скорос; ти изменения логических условий; к невозможности использования известно", го устройства в тех задачах реального времени, которые требуют максимальной реакции, например в аварийных ситуациях технологического обору" дования, с которых сигнализирует не один датчик, а несколько (причем в ряде случаев необходим учет и пред- истории процесса).Все это снижает быстродействие известного устройства и снижает область его применения.Цель изобретения - повышение быстродействия и расширение области применения.Сущность изобретения заключается в повышении быстродействия и расширении области применения устройства для программного управления технологичес". ким оборудованием путем введения дисциплины логического прерывания - прерывания с Формированием автоматных отображений, старшего по приоритету обычных прерываний; в программной за" писи в регистр исходного состояния входов логических условий; в программном разрешении логического прерывания путем вывода логической единицы в первый триггер; в формировании Обычных прерываний, а также прерываний при изменении состояния входов логических условий, старших по приоритету, чем Обычные прерывания; в смещении адресов постоянной памяти для адресацли программ реакции на логическое прерывание, которая для микропроцессора расположена по тем же адресам, что и адреса подпрограмм (векторов) обычных прерываний; впрограммном Формировании автоматных отображений для обработки изменения состояния входов логических условий(реализация последовательностногоили комбинационного автомата) с выдачей управляющих воздействий на инФормационные выходы; в программномснятии смещения адресов постояннойпамяти после считывания микропроцессором команды возврата из логическо го прерыванияв основнуюпрограмму, атакже записи в регистр нового состо Ояния логических условий,Введение второго триггера и соответствующих ему связей позволяет смещать адресное пространство блока постоянной памяти программ, переключить 15мультиплексор по сигналу подтверждения прерывания, если значения логи"ческих условий изменились, а такжезаписывать в регистр измененное значение логических условий при реализации новой дисциплины - логическогопрерывания - с формированием авто-,матных отображений,Введение третьего триггера и соответствующих ему связей позволяет 25Формировать запрос прерывания как приобычном прерывании, так и при логическом прерывании - с Формированиемавтоматных отображений,Введение приоритетного шифратораи соответствующих ему связей позволяет Формировать код запроса, старшегопо приоритету,и сигнал наличия запроса при обычных прерываниях, младшихпо приоритету логического прерывания,с формированием автоматных отображе 35ний,Введение мультиплексора и соответствующих ему связей позволяет формировать вектор прерывания как приобычных прерываниях, так и при логическом прерывании с формированиемавтоматных отображений.Введение элемента задержки и соответствующих ему связей позволяет 45обнулять второй триггер после считывания микропроцессором команды возврата из логического прерывания сцелью устранения смещения блока постоянной памяти программ вторым триг Огерои,Введение четвертого элемента ИЛИи соответствующих ему связей позволяет обнулять второй триггер при начальном сбросе и по сигналу элемента задержки - по окончанию логического прерывания,Введение пятого элемента ИЛИ исоответствующих ему связей позволяет устанавливать третий триггер для формирования запроса на прерывание какпри обычном прерывании, так и прилогическом прерывании.Введение шестого элемента ИЛИ исоответствующих ему связей позволяетобнулять третий триггер после перехода микропроцессора в цикл обработки прерывания,При использовании предлагаемогоизобретения может быть получен положительный эффект, состоящий в повышении быстродействия и расширении области применения,На Фиг,1 изображена Функциональная схема системы для программногоуправления; на фиг.2 - фрагмент временной диаграммы реакции системы наобычное прерывание; на фиг.3 - то же,реакции на логическое прерываниес формированием автоматных отображений; на фиг.4 - граф последовательного автомата из примера конкретноговыполнения системы,Устройство для программного управления технологическим оборудованиемсодержит микропроцессор 1, содержащий выходы 1,1 адреса, группу входов-выходов 1,2 данных, выходы 1.3управления записью и приемом данных, тактовые входы первой 1,4 и второй 1.5 фаз, входы сброса 1,6, готовности 17, выход 1.8 синхронизации,вход 1.9 запроса прерываний, выход1,10 разрешения прерывания, тактовыйгенератор 2, содержащий входы 2.1и 2.2 подключения кварцевого резонатора, вход 2,3 синхронизации, тактовые выходы первой 2.4 и второй 2.5Фаз, выход 2.6 сброса, выход 2.7 готовности, выход 2,8 синхронизации,системный контроллер 3, содержащийпервую группу информационных входоввыходов, вторую группу информацион"ных выходов-входов 3.1 данных, являющуюся шиной данных устройства, выходы 32 управления чтением памяти,записью в память, управления вводомв устройстве ввода, выводом в устройстве вывода, подтверждения преры 3вания, являющиеся шиной управле-ния устройства, буферные усилители 4,содержащие выходы 4.1, являющиеся.шиной адреса устройства, дешифратор 5,адреса памяти, содержащий выход 5.1подключения блока 6 постоянной памяти программ, блок 7 оперативной памяти данных, шинный формирователь 8оперативной памяти, дешифратор 9 устройств ввода-вывода, содержащий группу выходов 9.1 подключения устройств ввода-вывода, выходы 9.2 и 9,3 шинные Формирователи 10 устройств ввода-вывода, шегть элементов ИЛИ 11-16, два элемента И 17 и 18," три триггера 19"21, шинный формирователь 22, регистр 23, схему 21 сравнения и приоритетный шифратор 25, имеющий информационные выходы 25.1 и выход 25.2 управления, мультиплексор 26, элемент 27 задержки вход 28 сброса, вход 29 готовности, вход 30 захвата, и выход 31, информационные входы 32, информационные выходы 33, входы 3 ч логических условий., входы 35 запросов на прерывание.Третий и четвертый входы тактового 20 генера 1 ора 2 являются входами сбро-са 28 ь гс тонности 29 устройства соответственно,. Первый 2.1 и второй 2,5 тактовые выходы тактового генераторэ 2 подключены к первому 1,Ч и ВТО" 25 рому 1.5 тактовым входам микропроцессора 1 соответственно. Третий 2,6 и четвертый 2,7 выходы тактового гене,ратора 2 подключены к входам сброса 1 с 6 и готовности 1 с 7 микропроцес" ЗО сора 1 соответственно. Пятый выход 2.8 тактового генератора 2 подключен к входу синхронизации системного контроллера 3.ФАдресные выходы 1.1 микропроцес-,сора 1 подключены к входам буферныхусилителей 1, Группа входов-выходов1,2 данных и выходы 1,3 управлениязаписью и приемом данных микропроцессора 1 подключены к первой группеинформационных входов-выходов и входам управления записью и приемом данных системного контроллера 3 соответственно. Вход захвата микропроцессора 1 является входом 30 захвата системы. Выход ожидания микропроцессора 1 является выходом 31 ожиданиясистемы. Выход управления приемом данных микропроцессора 1 подключен куправляющим входам блока 6 постоянной"Опамяти программ, шинного Формирователя 8 оперативной памяти и к перво 1 А,:му входу первого элемента И 17.Объединенные инверсные выходы раз Ь 5решения буферных усилителей 1 подключены к отрицательной шине источника питания, выходы которых являютсяшиной 1.1 адреса устройства,Вторая группа информационных входов-выходов системного контроллера 3 является шиной 3.1 данных устройства. Выходы управления чтением памяти, записью в память, вводом, выводом, подГ тверждения прерывания системного конт" роллера 3 являются шиной 3.2 управле- ния устройства.Группа информационных входов дешифратора 5 адреса памяти, выходы дешифратора 9 устройств ввода-вывода, адресные входы блока 7 оперативной памяти данных, блока.6 постоянной памяти программ подключены к шине 4,1 адреса устройства. Вход разрешения дешифратора 5 адреса подключен к выходу первого элемента ИЛИ 1 1, первый и второй входы которого подключены к выходам управления чтения памяти и записи в память шины 3,2 управления соответственно, Первый выход 5,1 дешифратора 5 адреса подключен к первому входу разрешения блока 6 постоянной памяти программ. Второй выход 5.2 дешифратора 5 адреса подключен к входу разрешения шинного формирователя 8 оперативной памяти и к входу разрешения блока 7 оперативной памяти данных. Информационные входы блока 7 оперативной памяти данных подключен к второй группе информационных входов" выходов шинного формирователя 8 опе" ративной памяти, Информационные выходы блока 7 оперативной памяти данных подключены к третьей группе информационных входов-выходов шинногоформирователя 8 оперативной памяти, 1Вход разрешения дешифратора 9 устройств ввода-вывода подключен к . выходам управления вводом из устройств ввода и выводом в устройства вывода системного контроллера 3 че.рез элемент ИЛИ 12 соответственно. Группа выходов 9.1 дешифратора 9 устройств ввода-вывода подключена соответственно к группе входов разрешения шинного Формирователя 10 устройств ввода-вывода, вход разрешения которого подключен к выходу управления вводом из устройства ввода системного контроллера 3, Входы шинного формирователя 10 устройств ввода-вывода являются информационными входами 32 системы, а выходы - ин" Формационными выходами 33 устройства.Выход первого элемента И 17 подключен к входу разрешения шинногоформирователя 22,Входы сброса регистра 23 и первого триггера 19 подключены к выходу2.6 сброса тактового генератора 2.Выходы регистра 23 подключены к первой группе входов схемы 2 сравнения,выход которой подключен к первому 10входу второго элемента И 18, второйвход которого подключен к выходу первого триггера 19, инФормационныйвход которого подключен к разряду шины 3.2 данных системы. Вход синхронизации регистра 23 подключен к выходу третьего элемента ИЛИ 13, первыйвход которого подключен к третьемувыходу 9.3 дешифратора 9 устройстваввода-. вывода, а второй вход подклю- . 20чен к выходу второго триггера 20,подключенному к адресному входу мультиплексора 26, старшему адресномувходу блока 6 постоянной памяти про"25грамм и дополнительному информацион"ному входу дешифратора 5 адреса.. Третий выход 5.3 дешифратора 5адреса подключен к входу элемента 27задержки, выход которого подключенк первому входу четвертого элемента З 0ИЛИ 1 Й. Второй инверсный вход четвертого элемента ИЛИ 14 подключен к выходупервого триггера 19,Третий вход четвертого элемента ИЛИ 11 подключен квходу сброса первого триггера 19. Выходчетвертого элемента ИЛИ 1 М подключенк входу сброса второго триггера 20,информационный вход которого подключен к выходу схемы 21 сравнения, авыход синхронизации которого подключен к выходу подтверждения прерывания системного контроллера 3, Входсинхронизации первого триггера 19подключен к второму выходу 9.2 дешифратора 9 устройств ввода-вывода, 45Информационные входы регистра 23,вторая группа входов схемы 21 сравнения и вторая группа входов мультиплексора 26 являются входами 3 ч логических условий системы. Второй входпервого элемента И 17 подключен квыходу подтверждения прерывания системного контроллера 3.Третий вход второго элемента И 18подключен к выходу 1,8 синхронизациимикропроцессора 1, а его четвертыйвход подключен к выходу 1.1 О разрешения прерывания микропроцессора 1.Выход второго элемента И 18 подключен к первому входу пятого элементаИЛИ 15, второй вход которого подключен к выходу 25.2 управления приоритетного шифратора 25.Входы приоритетного шифратора 25являются входам 35 запросов на пре"рывание системы, Информационные выходы 25.1 приоритетного шифратора 25подключены к первой группе входовмультиплексора 26, выходы которогоподключены к первой группе информационных входов шинного формирователя 22, к второй группе информационных входов которого подключены выходы блока формирователя команды векторного перехода, выполненного путемподключения соответствующих разрядовшинного формирователя через ограничительный резистор к положительномуполюсу источника питания.Выход пятого элемента ИЛИ 15 под"ключен к входу данных третьего триггера 2 1, вход сброса которого подключен к выходу шестого элемента ИЛИ 16,Первый инверсный вход шестого элемента ИЛИ 16 подключен к выходу 1.10разрешения прерывания микропроцессора 1, а второй его вход подключен квыходу 2,6 сброса тактового генератора 2. Выход третьего триггера 21подключен к выходу 1.9 запроса прерывания микропроцессора 1. Вход синхронизации третьего триггера 21 подключен к тактовому выходу 2,Й первойФазы тактового генератора 2.Микропроцессор 1 предназначен длявыполнения программы, т.е. последовательности команд, используемой дляреализации алгоритма управления и дляуправления системой с шиннойорганизацией. Микропроцессор воспринимаетвнешние тактовые сигналы и внешние30-33 сигналы управления и генерирует сигналы адреса (1.1) данных (1.2)а также сигналы управления (13).Микропроцессор 1 может быть реализован, например, на стандартной интегральной микросхеме КР 580 ИК 89 А,Тактовый генератор 2 предназначендля формирования двух высоковольтных(12 В) неперекрывающихся последовательностейтактовых импульсов (2 А,2.5), Формирования управляющих сигналов сброса (2.6) и готовности (2.7)по внешним сигналам системы (2.8,2.9) и для формирования системногосброса (2.8) по синхроимпульсу (2.9),поступающему с микропроцессора 1, и11 1714575может быть реализован, например, настандартной интегральной микросхемеКР 580 ГФ 2,(ножки 13,12 и 6 не задейст-,вуются),5Системный контроллер 3 предназначен для увеличения нагрузочной способности шины 3,1 данных и организации двунаправленной передачи данных,для фиксации слова управления микропроцессора 1, поступающего по шинеданных в момент поступления системного строба (2.8) с тактового генератора 2, и формирования в соответствии со словом управления и сигналамизаписи и приема данных (1,3) микропроцессора 1 шины 3.2 управления устройства для каждого машинного цикла, Гива управления устройства включает сигналы управления чтением памяти, записью в память, вводом еустройство ввода, вь.всдом из устройств вывода, подтверждения прерывания. Системный контроллер 3 можетбыть оеализсеан, например, на стандартно интегральной микросхемеКР 5800 К 28Буферные усики гели и шинные Формирователи 8 и 10 предназначены дляувеличения нагрузочной способностишины 3, 1 данных системы и для организации двунаправленной передачи данных по шине 3. данных (еторой группывыходов-еходов системного контроллера) к блокам памяти или из блоковпамяти, к внешним устройствам или извнешних устройств е зависимости отуправляющих сигналов Е 1 и Г 2, Приотсутствии управляющих сигналов выходы шинных формирователей находятсяе высокоимпедансном состоянии,т.е.отключены от шины данных. Шинные Формирователи могут быть реализованы настандартных интегральных микросхемах589 АП 1 ер451Шинный формирователь 8 блока оперативной памяти данных, предназначендля увеличения нагрузочной сцособности шинных данных 3 1 для г 1 сдключения выходов блока 7 оперативнои па"мяти к шине 3,1 данных в режиме чтения, для подключения входов данныхблока 7 оперативной памяти к шине 3,1данных в режиме записи.Шинные Формирователи 10 вводавывода предназначены для увеличения.ных и для подключения кшине 3,1данных информационных входов 32 е режиме ввода из устройств ввода, для подключения шины 3,1 данных к информационным выходам 33 в режиме вывода в устройства вывода.Буферные усилители М предназначены для усиления нагрузочной способности шины 4,1 адреса системы, а также для перевода своих выходов в высо" коимпедансное состояние при активиро- вании разряда "Подтверждение захвата" выходов 1,3 управления микропроцес-сора 1.Дешифратор 5 адреса предназначен для дешифрации адреса, выставленного на шине 1.1 адреса системы в том случае, если активирован выход элемента ИЛИ 11, Для подключения блока постоянной памяти программ возбуждается выход 5.1 дешифратора 5, для подключения блока 7 оперативной памяти данных и шинного Формирователя 8 оперативной памяти - выход 5.2. Кроме того, дешифратор 5 адреса учитывает информацию на выходе триггера 20 и дешифрирует адреса команд возврата из программ обработки логического прерывания. При этом возбуждается выход 5.3. В обычном режиме работы дешифрация шины адреа производится с учетом нулевого состояния выхода триггера 20.Дешифратор адреса может быть реализован, например, на стандартных интегральных микросхемах 155 ИДЗ. ДешиФратор 9 устройств ввода-вы"вода предназначен для дешифрации ин"Формации на шине 1,1 адреса системые том случае, если активирован вы"ход элемента ИЛИ 12, для подключенияшинных Формирователей 10 вводы-вывода и инициализации системы на логическое прерывание. Для подключенияшинных Формирователей 10 ввода-выводаактивируется один соответствующийразряд группы выходов 9.1 подключения внешних устройств. Для стробирования триггера 9, имеющего определенный адрес при выводе по этому адресу (ввод по этому адресу не ис-пользуется), активируется выход 9.2.Для стробирования триггера 23 через элемент ИЛИ 13 таким же образомвозбуждается выход 9.3,Первый элемент ИЛИ 11 предназначендля Формирования разрешающего сигналаЕ 1 дешифратора 5 адреса памяти. по на" личию на шине 3.2 управления одногоиз управляющих сигналов чтения памяти или записи в память.Второй элемент ИЛИ 12 предназначен для Формирования разрешающего сигнала для дешифратора 9 устройств ввода-вывода при наличии на шине 3,2 управления одного иэ управляющих сигналовввода из устройства ввода или вывода в устройство вывода,Третий элемент ИЛИ 13 предназнацен 15 для управления входом синхронизации регистра 23 как выходом 9.3 дешифратора 9, так и выходом второго триггера 20 для записи в регистр 23 или начального состояния логических условий входов 34, либо для записи измененного и уже обработанного знацения логических условий входов 34.Четвертый элемент ИЛИ 14 предназначен для управления входом обнуления 25 второго триггера 20 либо при начальном сбросе с выхода 2,6 генератора 2, либо сигналом с выхода элемента 27 задержки по окончанию логического прерывания - после считывания команды возврата микропроцессором 1, либо если отсутствует разрешение на логическое прерывание (обнулен первый триггер 19).Пятый элемент ИЛИ 15 предназначен для управления входом данных третьего триггера 21 для формирования запроса на прерывание либо сигналом с выхода 25.2 приоритетного шифратора 25(обычное прерывание) либо сигналом с 40 второго элемента И 18 (логическое прерывание).Шестой элемент ИЛИ 16 предназначен для управления входом сброса третьего триггера 21 либо при начальном сбросе - сигналом (2,6) тактового генератора 2, либо при обнулении,выхода 1, 10 разрешения прерывания микропроцессора 1. При активировании вы" хода элемента ИЛИ 16 триггер 21 обнулен независимо от информации на. его выходе данных и синхронизации.Первый элемент И 17 предназначен для управления входом разрешения шин" ного формирователя 22 для подклюце- . ния его выходов к шине 3 1 данных в том случае, если на шине 3.2 управления имеется управляющий сигнал подтверждения прерывания, а на выходах 1,3 управления микропроцессора 1сигнал приема данных, т.е. когдамикропроцессор считывает вектор прерывания с шины 3.1 данных,Второй элемент И 18 предназначендля управления пятым элементом ИЛИ 15при формировании запроса на логическое прерывание в том случае, еслиактивирован выход схемы 24 сравнения (изменились логические условия),прерывания разрешены ( активированвыход 1.10 микропроцессора 1), поступил синхроимпульс с выхода 1.8 микропроцессора 1 и установлен первыЙтриггер 19.ФПервый триггер 19 предназначен дляуправления вторым элементом И 18 ичетвертым элементом ИЛИ 14 с цельюразрешения дисциплины логическогопрерывания. Если таковы запрещены, тоэлемент И 18 заблокирован, а триггер 20 через элемент ИЛИ 14 удерживается в нулевом состоянии.Первый триггер 19 устанавливаетсяв нулевое состояние начальным сбросом по своему асинхронному входу обнуления, устанавливается и обнуляется разрядом шины 3,1 данных по переднему фронту сигнала на выходе 9.2дешифратора 9.Первый триггер 19 может быть реализован, например, на стандартной интегральной микросхеме 155 ТИ 2,Второй триггер 20 предназначендля управления старшим разрядом адреса блока 6 постоянной памяти программы, входом адреса мультиплексора 26 и третьим элементом ИЛИ 13 приреализации логицеского прерывания.Второй триггер 20 устанавливается попереднему фронту управляющего сигнала подтверждения прерывания шины 3.2управления, если активирован выходсхемы 24 сравнения. Это необходимодля обеспечения приоритета измененийлогических условий входов 34 по отношению к запросам на входах 35. Таким образом, даже если запрос на пре"рывание (1.9) вызван поступившим ранее запросом по входам 35, но логические условия уже изменились, либозапросы поступили одновременно, установится второй триггер 20 при формировании подтверждения прерывания,переключит мультиплексор 20, обеспечит смещение адресов постоянной памяти 6 т.е. обеспечит реализациюлогического прерывания. Если прерыва15 1114575 16ния запрещены программно, триггер 20 та ИЛИ 13. Регис р 3 ута ИЛИ 13. Регист 23 обнуляется на"никогда не установится, так как бу- чальным стробом - выходом 2,6 генера"дет отсутствовать сигнал подтвержде- тора 2. Регистр 23 выдает хранимыйния прерывания, синхронизируюший его.код постоянно на схему 24 сравнения.Второй триггер 20 обнуляется через Регистр 23 может быть реализован,элемент ИЛИ 14 либо начальным сбронапример, на стандартных интегральсом, либо по оконцанию логицеского ных микросхемах 155 ИР 13.и ерывания, либо удерживается в нуле" Схема 24 ср р дм 24 с авнения предназначенавом состоянии выходом первого триг" 10 для сравнения текущего кода логицес"ких условий на входе 34 с исходнымгера 19.Второй триггер 20 может быть ре- кодом, либо с последним обработаннымализовн, например, на стандартно ин- кодом, хранимым в рег р 3. ртегральной микросхеме 155 ТИ 2. несравнении возбуждается ее выходТ етий триггер 21 предназнацен 1 для управления элв ения элементом И 18 и триг"ром 20.я формирования запроса на прерыва- героние на соответствующий входтв ющий вход 1 9 микоп оцессора 1 при возбуждении его лизована, например, на стандартныхвхода данных выходом пятого элемента интегральных микр сх 533ИЛИ 16 по синхроимпульсу на входе щ Приоритетный шифратор 5 предназ 1.4 мнкропро.рессора . Триггер 21 об- начен для шиФрации с приоритетом .обычнуляется через элементе ," г ИЛИ 16 на- ных запросов на пребывание по входам 35. и Формирует на выходах 251в нулевом состоянии при запрете на код номера ус р "с , рт ой тва старшего попрерывание. При снятии этого запрета 25 приоритету из всех устройств, выста(при обнулении выхода ИЛИ 16), если вивших логические единицы на вхо 5 П и наличии хотя бы одногопоступили очередные запросы (активи- дах 35 При наличии х я дрован выход элемента ИЛИ 15), третий запроса на входах 35 возбуждается вытриггер 21 установится в состояние ход 25.2 приоритетного шифратора 25.логической единицы по синхроимпульсу З 0 Приоритетны" фр рП ио итетный шиф атор 25 может бытьвыхода 2.4 и сформирует очередной за- реализован, например, на стандартныхпрос прерывания . интегральных микросхемах 155 ИВ 1.Третий триггер 21 может быть реа"лизован, например, на стандартных подключения к шинному формировате"интегралмикросхемах 155 ТИ 2. -5 лю 22 лиШинный формирователь 22 предназна" по приоритету) с выходов 25.1 приоринн тетного шиФратора 25 (обычное прерыкода команды вектора прерь.вания, име- вание), либо собственно логическихющегс"я на выходе мультиплексора 26 условий с входов 34 (логическое пре, ак"ивировании его входа разреше- рывание). Управление адресным входомния первым элементом И 17. осуществляется выходом триггера 20формирователь команды векторного Если он обнулен, то на выход мультиперехода реализуется путем подключе- плексора передается информация с выния разрядов входов 7,6,012 ши"но ходов 25.1 приоритетного шифратора 25,го формирователя 22 к положительно-если установлен - с входов 34,му полюсу источника питания через , Мультиплексор 26 может быть реали"ограничительный резистор, как это зован, например, на стандарных интег"указано на фиг.1. Разряды 3-5 подклю- ральных микросхемах 155 КП 1.чены к выходам, мультиплексора 26. Элемент 27 задержки предназначенЩинный Формирователь 22 может быть для задержки сигнала, формируемогон например на стандартных на выходе 5,3 дешифратора 5 адреса20интегральных микросхемах.ы микросхемах 589 АП 16, памяти с целью обнуления триггераРегистр 23 предназначен для запи- после надежного считывания микропроси и хранения кода логических усло- цессором 1 адреса возврата в основнуювии входов . - ли34 - либо исходного кодаф ы программу из логического прерывания,ли о кода,б обработанного в последнем так как эта команда записана в блологическом прерывам прерывании. Информация с ке 6 постоянной памяти программ повходов 34 заносится в регистр 23 зад" адресу с единицей в старшем разряде,ним фронтом сигналф сигнала на выходе элемен- активируемом выходом второго триггера 20, а основная программа расположена по адресам с нулем в этом старшем разряде. Когда микропроцессор 1считает команду возврата (при этомна ее адресе возбуждается выход 5,3дешифратора 5), начнет операцию поизвлечению из стэка адреса возврата(внутренние операции без обращенияк памяти), тогда импульс на выходеэлемента 27 задержки через элементИЛИ 14 обнулит триггер 20.Элемент 27 задержки может бытьреализован, например, на четном количестве последовательно соединенныхинверторов,Вход 28 сброса предназначен дляприема сигнала нацального сброса системы.Вход 29 готовности предназначендля приема внешнего сигнала готовности (например, с медленных носителейинформации при загрузке блока 7 оперативной памяти).Вход 30 захвата предназначен для . 25приема сигнала захвата, например, свнешних быстродействующих носителейинформации для инициирования прямогодоступа в память.Выход 31 ожидания предназначен для З 0выдачи сигнала ожидания, если навходе 29 готовности - логическийноль.Информационные входы 32 предназначены для приема информационных сигналов состояния оборудования, проверяемых программно беэ использованияпрерываний,ИнФормационные выходы 33 предназначены для выдачи управляющих сигналов на исполнительные органы, в томчисле и сигналов, Ьрмируемых в обычном и логическом прерывании. В обычном прерывании часть этих выходовобнуляет флажки устройств, вызвавшихпрерывание после их обслуживания.Входы 34 логических условий предназначены для приема логических условий, состояния дискретных датчиковтехнологического оборудования, изме"нения которых обрабатываются с использованием логического прерыванияо Формированием автоматных отображений от этих сигналов. Информация навходах 34 изменяется не быстрее времени выполнения логического прерыва-ния с учетом ожидания окончанияобычного прерывания, если оно уженачалось. Входы 35 запросов на прерываниепредназначены для приема сигналовзапроса на прерывание (флажков устройств типа дисплея, клавиатуры, пульта оператора и пр.). Устройство выставляет на соответствующем разряде входов 35 логическую единицу триггером, принадлежащим техническимсредствам этого устройства, которыйобнуляется в конце программы обслуживания данного устройства.Устройство для программного управления работает следующим образом.Обычное прерывание,В этом режиме устройство программно разрешает прерывания. При этом навыходе 1, 10 разрешения прерывания микропроцессора устанавливается логическая единица (фиг.1 и 2). При появлении на входах 35 хотя быодной единицы, на выходе 25,2 приоритетного шифратора устанавливается логическая единица, которая, через элемент ИЛИ 15 устанавливает триггер 21 по синхровходу 2,4, выходной сигнал которого подает на вход 1.9 запроса прерывания микропроцессора 1 логицескую единицу. Микропроцессор 1 в последнем такте последнего цикла текущей команды, обнаружив запрос прерывания, устанавливает свой внутренний триггер прерывания и сбрасывает триггер разрешения прерывания и переходит в цикл обработки прерывания. В связи с этим, на выходе 1.10 устанавливается логический нуль, который по инверсному входу элемента ИЛИ 16 сбрасывает и блокирует триггер 21, запрещая установку по синхровходу 2.4. Код уст-. ройства, сформировашего запрос, установлен на выходе 25,1 приоритетного шифратора 25После перехода микропроцессора 1 в цикл обработки прерывания в первом его цикле выдается слово состояния в системный контроллер 3 и возбуждается сигнал подтверждения прерывания (1 ИТА на фиг.1 и 2) шины 3,2 управления, Затем возбуждается управляющий сигнал приема (ЭВХМ на фиг.1 и 2) шины 3,2 управления и возбуждается выход элемента И 17, активирующий вход разрешения шинного формирователя 22. С выходов 25.1 через мультиплексор 26 и шинный формирова" тель 22 на шину 3.1 данных выдается код вектора прерывания (КБТ на Фиг.2) с помощью формирователя команды векторного перехода. Далее, микропро