Центральный процессор

2) Авторы изобретенияпц г к1 А 3 ИТГ 1 дП. Супрун, Ю. Г. Нестеренко и Н. И. Н ЕХНИЧЕСКАЯ " 1) Заявитед БМБЯНОТЕ 4) ЦЕНТРАЛЬНЫЙ ПРОЦЕССО технической является пр атор (арифм ее близким и к изобретени одержащий су Изобретение относится к вычислительной технике и предназначено дляпостроения быстродействующих вычислительных машин,Известно устройство, содержащеерегистры, схему десятичного заполни -теля, буфер перекоса, соединительныйузел сумматора, схему сдвига вправо,сумматор, узел переноса, триггерысостояний переноса и десятичный корректор младших и старших значащих разрядов 1,Недостатком данного устройства является то, что отсутствует возможностьпри выполнении команд сдвига одновременно производить сдвиг операнда иуменьшить константу, задающую числосдвигов, с последующим анализом окончания сдвига. Это существенно сокращает быстродействие устройства при выполнении команд сдвига, что снижает .эффективное быстродействие вычислительной машины в целом. Известен также центральный процессор, содержащий устройство управления, арифметическое устройство, состоящее из блока управления и блока операций, запоминающее устройство, ре гистры команд, кодов арифметических операций, групп кодов, схемы разрешения запроса памяти и готовности арифметического устройства2.Однако в этом центральном процессоре отсутствуют средства распараллеливания выполнения команд сдвига в арифметическом устройстве, при котором можно было бы одновременно производить как сдвиг операнда, так и уменьшение константы сдвига на величину произведенного сдвига с анализом окончания сдвига. Это снижает эффективное быстродействие центрального процессора.Наибол осущности ю оФормула изобретения 19 96083 чения, а в формате ЙХ - в регистре 59 общего назначения и на регистре 58. Если принять команде сложения в соответствие регистр 28- сигнал Е с его выхода (при этом Е 1 и Е к совпадают, так как команда сложения одноцикловая) подается на выходы элементов ИЛИ 56 и 51, обеспечивающих подачу операндов в арифметико-логическое устройство 1 прямым кодом, на выходы 16 соответствующих элементов ИЛИ 57., обеспечивающих пропуск результата с выхода суммы арифметико-логического устройства 1 через коммутатор 7 результата на вход регистра 59 общего 15 назначения, Кроме того, сигнал Е с выхода регистра 28 подается через элемент ИЛИ 13 на вход элемента И 35, сигнал на выходе которого вырабатывается во время появления сигнала на М входе 12 тактовой частоты и проходит через тот элемент И 37, который соответствует регистру 59 общего назначения, указываемого полем Й 1 регистра 30. Поэтому результат сложения двух операндов записывается на регистр 59 общего назначения. Так как в этом случае регистр 28 является одноразрядным, сигнал Е, являющийся.в этом случае сигналом Е к, поступает на вход элемента ИЛИ ч 2 и соответствует последнему циклу выполнения команды сложения, приведенной в качестве примера.Таким образом, данный центральный процессор позволяет распараллелить35 во времени выполнение собственного сдвига и уменьшение константы сдвига в арифметико-логическом устройстве при выполнении команд сдвига и производить данные действия при выполнении40 одного и того же машинного цикла. 45Центральный процессор, содержащий арифметико-логическое устройство, устройство управления, запоминающее устройство, блок регистров, коммутаторы первого и второго операндов, коммутатор результата, схему сравнения на нуль результата, вход которой и вход результата блока регистров со-единены с выходом коммутатора результата, информационный вход устройства управления и первый информационный вход блока регистров соединены с выходом запоминающего устройства, управляющий, информационный и адресный 0 20входы которого соединены соответственно с первым выходом устройства управления, с выходом коммутатора первогооперанда и с первым выходом блокарегистров, первая группа выходов которого соединена соответственно сгруппой входов коммутатора первогооперанда, выход которого соединен спервым информационным входом арифметико-логического устройства, информационный выход которого соединен спервым входом коммутатора результата,второй информационный вход арифметико-логического устройства соединен свыходом коммутатора второго операнда,группа входов которого соединена свторой группой выходов блока регистров, тактовый вход процессора соединен с тактовыми входами блока регистров и устройства управления, выходыкоторого со второго по десятый соединены соответственно с управляющимивходами коммутатора первого операнда,коммутатора второго операнда, коммутатора результата, с первым, вторым,третьим и четвертым управляющими входами арифметико-логического устройства, с первым и вторым управляющимивходами блока регистров, о т л ич а ю щ и й с я тем, что, с цельюповышения быстродействия, в него введены сдвиговый регистр, схема сравнения на нуль первого операнда иблок выработки условия, выход которого соединен с управляющим входом устройства управления, выходы которогос одиннадцатого по четырнадцатый соединены соответственно с входом признака, с входом сдвига вправо, с входомсдвига влево и с входом строба сдвигового регистра, пятнадцатый выход устройства управления подключен к управляющему входу блока выработки условия, первый и второй входы которогосоединены соответственно с выходамисхемы сравнения на нуль результата и.схемы сравнения на нуль первого операнда, вход которой соединен с выходом коммутатора первого операнда ис информационным входом сдвиговогорегистра, выход которого соединен свторым входом коммутатора результата,третий вход которого и второй информационный вход блока регистров соединены с выходом суммы арифметико-логического устройства, третий управляющий вход блока регистров соединен сшестнадцатым выходом устройства управления, тактовый вход блока выработ.21 96083ки условия соединен с тактовым входомпроцессора,2. Процессор по и. 1, о т л ич а ю щ и й с я тем, что блок выработки условия содержит триггер, элемент НЕ и коммутатор, управляющийвход которого является управляющимвходом блока, первый и второй входыкоммутатора являются соответственнопервым и вторым входами блока, выход 10коммутатора через элемент НЕ соединенс информационным входом триггера,синхронизирующий вход которого соединен с тактовым входом блока, выходтриггера является выходом блока. 153. Процессор по и. 1, о т л иц а ю щ и й с я тем, цто устройствоуправления содержит блок дешифрациикодов операций, регистр командногослова, сдвиговые регистры, дешифратор,0элементы И, группы элементов И, элементы И-НЕ, ИЛИ, ИЛИ-НЕ, узел коммутации, группу элементов ИЛИ, и трехразрядный сдвиговый регистр, причеминформационный вход устройства соеди- цнен с информационными входами блокадешифрации кодов операций, регистракомандного слова и с первым входомпервого элемента И, тактовый вход устройства соединен с первыми входамивторого, третьего, четвертого, пятого и шестого элементов И, с синхронизирующими входами узла коммутации итрехразрядного сдвигового регистра,синхронизирующие входы сдвиговых регистров с первого по четвертый подключены к выходу третьего элемента И,синхронизирующие входы сдвиговых регистров с пятого по г-й подключенык тактовому входу устройства, управ 40ляющий вход которого соединен с первым входом элемента И-НЕ, выход котОрого подключен к второму входу третьего элемента И, выходы блока дешифрации кодов операций соединены соответственно с .информационными входами45сдвиговых регистров, выходы последних разрядов которых соединены соответственно с входами первого элементаИЛИ, выход которого соединен с первым управляющим входом блока дешифрации кодов операций, с вторыми входамипервого и второго элементов И и спервыми входами второго и третьегоэлементов ИЛИ, выход второго элемента И соединен со стробирующим входомблока дешифрации кодов операций и ссинхронизирующим входом регистра командного слова, выходы первой группы 0 22которого соединены соответственно спервыми входами элементов И первойгруппы, выходы второй группы подключены соответственно к первым входамэлементов И второй группы и к входамдешифратора, выходы элементов Ипервой группы являются третьим входом устройства, выходы элементовИвторой группы являются вторым выходом устройства, вторые входы элементов И второй группы подключены к выходу .первого элемента ИЛИ-НЕ, выходыдешифратора соединены соответственнос первыми входами элементов И третьейгруппы, вторые входы которых подключены к выходу цетвертого элемента И,второй вход которого соединен с выходом четвертого элемента ИЛИ, второй вход шестого элемента И соединенс первым выходом узла коммутации,второй выход которого соединен свторыми вхрдами элементов И первойгруппы, выходы элементов И третьейгруппы и выход шестого элемента И соединены с девятым выходом устройства,выходы группы элементов ИЛИ соединеныс четвертым выходом устройства, выходы элементов ИЛИ с пятого по восьмойявляются соответственно пятым, шестым,седьмым и восьмым выходами устройства,выходы с десятого по четырнадцатыйкоторого подключены соответстсннок выходам третьего элемента ИЛИ, второго элемента ИЛИ-НЕ, девятого элемента ИЛИ, десятого элемента ИЛИ и пятого элемента И, выход одиннадцатогоэлемента ИЛИ соединен с пятнадцатымвыходом устройства и с первым входомдвенадцатого элемента ИЛИ, выход которого соединен с шестнадцатым выходомустройства, с вторым входом пятогоэлемента И, с первыми входами седьмого элемента ИЛИ и узла коммутации,выходы второго и тринадцатого элементов ИЛИ соединены с первым выходомустройства, входы одиннадцатого элемента ИЛИ соединены. соответственно свыходами первых разрядов первого,второго, третьего и четвертого сдвиговых регистров, выходы вторых разрядов которых соединены соответственнос входами четырнадцатого элемента ИЛИвыход которого соединен с вторым входом элемента И-НЕ, с первыми входамипервого элемента ИЛИ-НЕ, четвертогопятого и восьмого элементов ИЛИ и свторым входом двенадцатого элементаИЛИ, выход второго разряда первогосдвигового регистра соединен с первы 23 96083 ми входами десятого элемента ИЛИ и второго элемента ИЛИ-НЕ, выход второго разряда второго сдвигового регистра соединен с вторым входом десятого элемента ИЛИ, выход второго разряда третьего сдвигового регистра соединен с вторым входом второго элемента ИЛИНЕ и с первым входом девятого элемента ИЛИ, выход второго разряда четвертого сдвигового регистра подключен к о второму входу девятого элемента ИЛИ, выход первого разряда трехразрядного сдвигового регистра соединен с вторыми входами узла коммутации, второго и третьего элементов ИЛИ, выход 1 з второго разряда подключен к вторым входам первого элемента ИЛИ-НЕ и пятого элемента ИЛИ и к третьему входу двенадцатого элемента ИЛИ, выход третьего разряда трехррзрядного сдвигового регистра соединен с третьими входами узла коммутации и второго элемента ИЛИ, с вторым управляющим входом блока дешифрации кодов операций, третий управляющий вход которо 2 го и информационный вход трехразряд 0 24ного сдвигового регистра соединеныс выходом первого элемента И, входычетвертого элемента ИЛИ, начиная совторого, второго элемента ИЛИ, начиная с четвертого, тринадцатогоэлемента ИЛИ,. начиная с первого,пятого элемента ИЛИ, начиная с третьего, шестого элемента ИЛИ, начинаяс первого, седьмого и восьмого элементов ИЛИ, начиная со вторых входов,соединены соответственно с выходамиразрядов сдвиговых регистров с пятого по г-й, входы группы элементовИЛИ соединены соответственно с выходами разрядов сдвиговых регистровс первого по г-й,Источники информации,принятые во внимание при экспертизе1, Хассон С. Микропрограммное управление. Вып. 2. М., "Мир", 1974,с. 513, рис, 7.4,2. Авторское свидетельство СССРй 438015, кл. 6 01 Г 15/00, 1972.Хассон С, Микропрограммное управление, Вып. 2, М., "Мирф, 1974,с, 144-157, рис. 8.1-8.3 (прототип).арстве зобрет ений и откры Раушская н ква, Жилиал П Патент", г. Ужгород, ул. Проектная Тир НИИПИ Гос по делам 035, Иостико-логический блок), регистры (блок регистров), триггеры временного хранения, счетчики, схему однобайтовых логических операций, схему сдвига сумматора, запоминающее устройство основную память), группы входных и выходных вентилей требуемой разрядности, связанные с соответствующими линиями (коммутаторы), схему анализа путем результата и устройство управления 131Недостатком известного процессора является то, что выполнение команд сдвига производится на схеме сдвига сумматора, при этом сдвиг операнда, 15 а затем уменьшение константы сдвига в сумматоре на величину сдвига производится последовательно, что снижает быстродействие процессора при выполнении команд сдвига и соответст венно снижает эффективное быстродействие вычислительной машины в целом. Целью изобретения является повышение быстродействия. 23Поставленная цель достигается тем, что в центральный процессор, содержащий арифметико-логическое устройство, устройство управления, запоминающее устройство, блок регистров, коммутато-о ры первого и второго операндов, коммутатор результата, схему сравнения на нуль результата, вход которой и вход результата блока регистров соединены с выходом коммутатора результата, информационный вход устройства управления и первый информационный вход блока регистров соединены с выходом запоминающего устройства, управляющий, информационный и адресный входы которого соединены соответственно с первым выходом устройства управления, с выходом. коммутатора первого операнда и с первым выходом блока регистров, первая группа выходов которого соединена соответств нно с группой входов коммутатора первого операнда, выход которого соединен с первым информационным входом арифметико-логического устройства, информационный выход которого соединен с первым входом коммутатора результата, второй информационный вход арифметико-логического устройства соединен с выходом коммутатора второго операнда, группа входов которого соединена с второй группой выходов блока регистров, тактовый вхПд процессора соединен с тактовыми входами блока регистров и устройства управления, выходы которого со второго по десятый соединены соответственно с управляющими входами коммутатора первого операнда, коммутатора второго операнда, коммутатора результата, с первым, вторым, третьим и четвертым управляющими входами арифметико-логического устройства, с первым и вторым управляющими входами блока регистров, введены сдвиговый регистр, схема сравнения на нуль первого операнда и блок выработки условия, выход которого соединен с управляющим входом устройства управления, выходы которого с одиннадцатого по четырнадцатый соединены соответственно с входом признака, с входом сдвига вправо, с входом сдвига влево и с входом строба сдвигового регистра, пятнадцатый выход устройства управления подключен к управляющему входу блока выработки условия, первый и второй входы которого соединены соответственно с выходами схемы сравнения на нуль результата и схемы сравнения на нуль первого операнда, вход которой соединен с выходом коммутатора первого операнда и с информационным входом сдвигового регистра, выход которого соединен с вторым входом коммутатора, результата, третий вход которого и второй информационный вход блока регистров соединены с выходом суммы арифметико-логического устройства,. третий управляющий вход блока регистров соединен.с шестнадцатым выходом устройства управления, тактовый вход блока выработки условия соединен с тактовым входом процессора,Блок выработки условия в процессоре содержит триггер, элемент НЕ и коммутатор, управляющий вход которого является управляющим входом блока, первый и второй входы коммутатора являются соответственно первым и вторым входами блока, выход коммутатора через элемент НЕ соединен с информационным входом триггера, синхронизирующий вход которого соединен с тактовым входом блока, выход триггера является выходом блока.Устройство управления содержит блок дешифрации кодов операций, регистр командного слова, сдвиговые регистры, дешифратор, элементы И, группы элементов И, элементы И-НЕ, ИЛИ, ИЛИ-НЕ, узел коммутации, группу элементов ИЛИ и трехразрядный сдвиговый регистр, причем информационный вход устройства соединен с информационными, входами блока дешифрации кодов операций, регистра командного слова и с первым входом первого элемента И, тактовый вход устройства соединен с первыми входами второго, третьего, четвертого, пятого и шестого элементов И, с синхронизирующими входами узла коммутации и трехразрядного сдвигового регистра, синхронизирующие входы сдви-О говых регистров с первого по четвертый подключены к выходу третьего элемента И, синхронизирующие входы сдвиговых регистров с пятого по г-й подключены к тактовому входу устройства, 13 управляющий вход которого соединен с первым входом элемента. И-НЕ, выход которого подклюцен к второму входу третьего элемента И, выходы блока дешифрации кодов операций соединены со ответственно с информационными входами сдвиговых регистров, выходы последних разрядов которых соединены соответственно с входами первого элемента ИЛИ, выход которого соединен с 2 первым управляющим входом блока дешифрации кодов операций, с вторыми входами первого и второго элементов И и с первыми входами второго и третьего элементов ИЛИ, выход второго з элемента И соединен со стробирующим входом блока дешифрации кодов операций и с синхронизирующим входом регистра командноо слова, выходы первой группы которого соединены соответственно с первыми входами элементов И первой группы, выходы второй группы подключены соответственно к первым входам элементов И второй группы и к входам дешифратора, выходы элементов И первой группы являются третьим выходом устройства, выходы элементов И второй группы являются вторым выходом устройства, вторые входы элементов И второй группы подключены к вьходу первого элемента ИЛИ-НЕ, выходы дешифратора соединены соответственно с первыми входами элементов И третьей группы, вторые входы которых подключены к выходу четвертого элемента И, второй вход которого соединен с выходом четвертого элемента ИЛИ, второй вход шестого элемента И соединен с первым выходом узла коммутации, второй выход которого соединен с вторыИ ми входами элементов И первой группы, выходы элементов И третьей группы и выход шестого элемента И соединены с девятым выходом устройства, выходы группы элементов ИЛИ соединены счетвертым выходом устройства, выходыэлементов ИЛИ с пятого по восьмойявляются соответственно пятым, шестым, седьмым и восьмым выходами устройства, выходы с девятого по четырнадцатый которого подключены соответственно к выходам третьего элементаИЛИ, второго элемента ИЛИ-НЕ, девятого элемента ИЛИ, десятого элементаИЛИ и пятого элемента И, выход одиннадцатого элемента ИЛИ соединен с пятнадцатым выходом устройства и с первымвходом двенадцатого элемента ИЛИ, выход которого соединен с шестнадцатымвыходом устройства, с вторым входомпятого элемента И, с первыми входамиседьмого элемента ИЛИ и узла коммутации, выходы второго и тринадцатогоэлементов ИЛИ соединены с первым выходом устройства, входы одиннадцатого элемента ИЛИ соединены соответственно с выходами первых разрядов первого, второго, третьего и четвертогосдвиговых регистров, выходы вторыхразрядов которых соединены соответственно с входами четырнадцатого элемента ИЛИ, выход которого соединен свторым входом элемента И-НЕ, с первыми входами первого элемента ИЛИ-НЕ,четвертого; пятого и восьмого элементов ИЛИ и с вторым входом двенадцатого элемента ИЛИ, выход второго разряда первого сдвигового регистра соединен с первыми входами десятого элемента ИЛИ и второго элемента ИЛИ-НЕ,выход второго разряда втброго сдвигового регистра соединен с вторым входом десятого элемента ИЛИ, выход второго разряда третьего сдвигового регистра соединен с вторым входом второго элемента ИЛИ-НЕ и с первым входом девятого элемента ИЛИ, выход.второго разряда четвертого сдвиговогорегистра подключен к второму входу девятого элемента ИВИ, выход первогоразряда трехразрядного сдвиговогорегистра соединен с вторыми входамиузла коммутации, второго и третьегоэлементов ИЛИ, выход второго разрядаподключен к вторым входам первогоэлемента ИЛИ-НЕ и пятого элементаИЛИ и к третьему входу двенадцатогоэлемента ИЛИ, выход третьего разрядатрезразрядного сдвигового регистрасоединен с третьими входами узла коммутации и второго элемента ИЛИ, с вто.рым управляющим входом блока дешифрации кодов операций, третий управляю Ф 7 96083щий вход которого и информационныйвход трехраэрядного сдвигоеого регистра соединены с выходом первогоэлемента И, входы четвертого элемента ИЛИ, начиная со второго, второгоэлемента ИЛИ, начиная с четвертого,тринадцатого элемента ИЛИ, начинаяс первого, пятого элемента ИЛИ, начиная с третьего, шестого элемента ИЛИ,начиная с первого, седьмого и восьмо фго элементов ИЛИ, нациная со вторыхвходов, соединены соответственно свыходами разрядов сдвиговых регистров с пятого по г-й входы группы элементов ИЛИ соединены соответственно с выходами разрядов сдвиговых регистров с первого по г-й.На фиг. 1 представлена блок-схемацентрального процессора; на фиг, 2 схема устройства управления; на 20 фиг. 3 - схема блока регистров; на фиг. 4 - схема сдвигового регистра; на фиг 5 - схема блока выработки условия: на фиг. 6 - схема дешифратора; на фиг. 7 - схема всмомога тельного регистра и последнего по счету регистра общего назначения; на фиг. 8 - схема узла коммутации; на фиг. 9 - схема синхронного триггера,Процессор содержит арифметико-логическое устройство 1, устройство 2управления, запоминающее устройство 3,блок 4 регистров, коммутаторы 5 и 6 первого и второго операндов, коммутатор 7 результата, сдвиговый регистр 8, схемы 9 и 10 сраененид на нуль реЭ 5 зультата и первого операнда, блок 11 вьработки условия, тактовый вход 12 процессора, выходы 13-26 устройствауправления, блок 27 дешифрации кодов40операций, сдвиговые регистры 28 ( 28128 1, трехразрядный сдвиговый регистр29, регистр 30 командного слова, дешифратор 31, элементы И 32-35, группыэлементов И 36-36 р и 371 -37 ил элемент И 38, элемент И-НЕ 39, эле 45 менты ИЛИ-НЕ 40, узел 41 коммутации,элементы ИЛИ 42-50, .элемент ИЛИ-НЕ 51,элементы ИЛИ 52-56, группу элементов ИЛИ 57 -57 , вспомогательный регистр 58, регистры 59 -59 и общего назначе- ф, ния, счетчик 60 команд, коммутатор61, элемент И 62, элемент ИЛИ 63, коммутаторы 644 -64, триггеры 65 -65 и элементы И 66 и 67, триггер 68, коммутатор 69, элемент НЕ 70, регистр 71, 55дешифратор 72, элементы ИЛИ 73 -73,элементы И 74 -74 п и 75, -75 И, элемент НЕ 76, триггеры 77 -77 и, коммутаторы 0 8784 -78 п, триггер 79, элемент ИЛИ 80,элемент И 81, элемент НЕ 82, элементыИ-ИЛИ 83 и 84, элементы НЕ 85 и 86.На выходах Е :Х (фиг. 2 ) величинаь может принимать значение от нуля,что означает отсутствие соединения выхода соответствующего сдвигового регистра 28 с входом одного из соответствующих элементов ИЛИ 43-45, 53-55,до максимального значения, соответствующего номеру последнего разрядасдвигового регистра, При этом, еслидля выполнения, какой-либо команды навыходе какого-либо иэ элементов ИЛИ43-45, 53-56 должен вырабатыватьсясигнал в нескольких циклах,определяемых несколькими разрядами сдвиговогорегистра 28, то выходы всех этих разрядов соединяются с входами данногоэлемента ИЛИ иэ элементов ИЛИ 43-45и 53-56. Аналогичным образом входыэлементов ИЛИ 57 -57 1, соединены свыходами А -Х, сдвиговых регистров28 -28, при этом выходы А 1, В, Си Осдвиговых регистров 28-284 соединяются с входами соответствующихэлементов ИЛИ 57 так, цтобы в первомцикле выполнения команд сдвига на выходе 15 устройства 2 управления формировался код, настраивающий коммутатор 7 результата на пропусканиеинформации с выхода суммы арифметикологического устройства 1, а выходыА, Вд, С и О сдвиговых регистров28 -28 соединяются с входами соответствующих элементов ИЛИ 57 так, чтобыео втором цикле выполнения командсдвига коммутатор 7 результата настраивался кодом на выходе 15 устройства2 управления на пропускание на выходинформации с его входа, соединенногос выходом сдвигового регистра 8,Центральный процессор работает привыполнении команд сдвига следующимобразом,В конце выполнения очередной команды последний разряд одного из регистров 281-28 находится в единичномсостоянии и с его выхода сигнал по-ступает на выход элемента ИЛИ 42, а снего через элемент ИЛИ 52 - на выход21 устройства 2 управления, входблока 4 регистров и соответственнона вход элемента И 62, управляющийвход коммутатора 61, вход сцетчика60. команд и управляющий вход регистра 59 общего назначения. При этомкоммутатор 61 пропускает на выходблока 4 регистров адрес очередного96083командного слова, поступающий на адресный вход запоминающего устройства 3. Кроме того, сигнал с выхода элемента ИЛИ 42 в качестве сигнала обращения поступает на управляющий вход запоминающего устройства 3. Командное слово с выхода запоминающего устройства поступает в устройство 2 управления.Рассмотрим случай выполнения ко о манд сдвигав режиме регистр-регистр, когда и константа сдвига и операнд для сдвига находятся соответственно в регистрах 59 общего назначения. При знаком этого режима является "0" в зоне. признака адресации команднога слова, поэтому элемент И 32 закрыт по входу, связанному с входом устройства 2 управления, а элементы И 75 в блоке 27 открыты сигналом с выхода 2 О элемента НЕ 76. Сигналы на выходах сдвигового регистра 29 присутствуют только в режиме регистр-память, по" этому элементы И 74,1-74 и закрыты и на вход дешифратора 72 через элемен- и ты ИЛИ 73 и элементы И 75 поступает код операции, соответствующий одной из команд сдвига, и на одном из четырех последних выходов дешифратора 72 появляется сигнал, соответствующий з одной .из команд сдвига, Кроме того, счетчик 60 команд увеличивает на "1" :одержимое регистра 59 ,общего назначения, а коммутаторы 78 регистра 59 общего назначения настраиваются3 сигналом на его управляющем входе на прием информации в триггер 77 свыхода счетчика 60 команд, В конце данного цикла по заднему фронту сигнала, поступающего с входа 12 через элемент И 62 и элемент ИЛИ 63 на синхронизирующий вход регистра 59 и общего назначения и в него записывается "продвинутое" значение счетчика 60 команд. Сигнал тактовой частоты,И поступающий через элемент И 33 на синхронизирующие входы регистров 30 и 71, записывает в регистр 30 соответствующие значения, а в регистр 71 значение кода операции.В последнем цикле выполнения команды, когда производится выборка командного слова, сигналы на выходах А В 2 С 1 и О, сдвиговых регистров 28- 284 отсутствуют, поэтому на входе А -О элемента И-НЕ 39 сигнал отсут. 2ствует, а на его выходе сигнал присутствует и разрешает прохождение сигнала тактовой частоты через элемент 0 10И 34 на синхронизирующие входы сдвиговых регистров 28 -28, и по заднему фронту данного сигнала в первыеразряды одного из сдвиговых регистров28-28, в зависимости от выбраннойиз запоминающего устройства 3 команды сдвига, записывается "1", а из последнего разряда сдвигового регистра28, который обеспечивает выполнениепредыдущей команды "1", выталкивается, При этом на выходе блока 27 сигналы присутствуют только перед на"чалом выполнения команды, так как элементы И 74 и 75 открыты сигналами сего управляющих входов только в конце выполнения режима выборки второгооперанда в режиме регистр-память сигналом Г или в конце выполнения команды сигналом с выхода элементаИЛИ 42, Поэтому в сдвиговых регистрах 28 не может находиться более одной "1".Переключение элементов памяти врегистрах по заднему фронту синхронизирующего сигнала происходит потому, что при поступлении синхронизирующего сигнала (фиг, 9) на вход элемента И-ИЛИ 83 и на вход элементаНЕ 85 элемент И-ИЛИ 83 запоминаетпредыдущее состояние его выхода, ана выходе Элемента И-ИЛИ 84 вырабатывается сигнал последующего состоянияданного триггера 65 (68 77 79) изапоминается после окончания синхроимпульса, причем для правильной работы триггера 65 (68, 77, 79) не требуется появления сигнала на его информационном входе до начала синхроимпульса, поэтому применение данноготриггера позволяет увеличить быстродействие процессора,Для выполнения команды сдвига числа влево в работу включается сдвиговый регистр 281, для команды сдвигакода влево - сдвиговый регистр 28,для команды сдвига числа вправосдвиговый регистр 28 и для командысдвига кода вправо - сдвиговый регистр 2 при этом выработку управляющих сигналов обеспечивают сигналына выходах сдвиговых регистров 2828 .В первом цикле выполнения командысодержимое регистра 59 общего назначения поступает на выход коммутатора5 первого операнда, так как сигналына входе элемента ИЛИ-НЕ 40 отсутствуют и элементы И 36 открыты сигналом с выхода элемента ИЛИ-НЕ 40, Соесли константа сдвига не равна нулю. Сигналом, вырабатываемым на выходе элемента ИЛИ 47 и поступающим через элемент ИЛИ 48 на вход элемента И 38, разрешается прохождение импульса на выход 25 устройства 2 управления и соответственно на синхронизирующие входы триггеров 65 и через элемент И 66 (так как присутствует сигнал на выходе 22 устройства 2 управления, потому что на входах элемента ИЛИ-НЕ 51 сигналы А и С отсутствуют) на синхронизирующйй вход триггера 65 . Кроме того, так как сигналы на выходах 23 и 24 устройства 2 управления отсутствуют потому, что отсутствуют сигналы А, В д, Сд и О на входах элементов ИЛИ 49 и 50, коммутаторы 64 настроены на пропускание информации(число или код, который необходимо сдвинуть) с выхода коммутатора 5 первого операнда через вход сдвигового регистра 8, входы коммутаторов 64 на информационные входы триггеров 65, которые запоминают это число или код. При этом, так как сигнал на входе А -Оэлемента ИНЕ 39 отсутствует, сигнал с выхода этого элемента И-НЕ 39 разрешает про.хождение импульса на синхронизирующие входы сдвиговых регистров 28 -28 через элемент И 34 и устанавливает в "1" второй разряд сдвигового регистра 28, (28-28), обнуляя первый разряд, что соответствует переходу ко второму циклу выполнения команды сдвига.Во втором цикле выполнения команд сдвига, который производится (К+1) раз, где К - константа, происходит запись сдвинутого числа или кода в регистр 59 общего назначения (первый раз производится запись исходного операнда, а в (К+1)-й раз - запись результата после К сдвигов, так как триггеры 65 изменяют свое состояние по окончании машинного цикла, т. е, заднего фронта синхроимпульса), а затем сдвиг его содержимого, Для этого сигнал с выхода элемента ИЛИ 46 через элемент ИЛИ 43 поступая на вход элемента .И 35, разрешает прохождение импульса тактовой частоты на вход элемента И 37-37, из которых сработает только элемент, разрешенный сигналом с дешифратора 31, управляемого выходом регистра 30. Таким образом, сигнал вырабатывается только на синхронизирующем входе регистра 59 общего назначения и в не 11 96083держимое другого регистра 59 общегоназначения поступает на выход коммутатора 6 второго операнда, так какэлементы И 36 открыты сигналом с выхода узла 41, на котором сигнал от"сутствует только после машинного цикла, в котором вырабатывается сигналГ. Кроме того, в первом цикле выполнения команд сдвига устройство 2управления вырабатывает сигналы на Юуправляющем выходе и на выходах 18 и26. Сигнал на выходе 26 настраиваеткоммутатор 69 в блоке 11 выработкиусловия на пропускание сигнала с выхода схемы 9 через элемент НЕ 70 на 15вход триггера 68. Управляющие входыарифметико-логического устройства1 служат соответственно для подачипервого операнда прямым кодом, длязадания переноса в младший разряд, 20для подачи второго операнда прямымкодом и для подачи второго операндаобратным кодом, Так как сигнал присутствует только на входе, обеспечивающем подачу второго операнда прямым кодом (выход 18 устройства 2 управления), то на выходе суммы арифметико-логического устройства 1 присутствует содержимое регистра, 59 общего назначения (константа сдвига),поданное на информационный вход арифметико-логического устройства 1 с выхода коммутатора 6 второго операндапри этом на выходе 15 устройства 2 управления вырабатывается код, обеспе 35цивающий подачу выхода суммы арифметико-логического устройства 1 на выход коммутатора 7 результата и поступление его на вход схемы 9 сравненияна нуль результата, которая вырабатывает на своем выходе сигнал при равенстве нулю кода на выходе коммутатора7 результата,В конце первого цикла выполнениякоманды сдвига, как и в конце любого45машинного цикла, на входе 12 выраба-.тывается импульс, по которому с вы.хода суммы арифметико-логическогоустройства .1 во вспомогательный регистр 58, настроенный сигналом с выхода устройства 2 управления на за 50пись информации, записывается константа сдвига, так как узел 41 сигналом с выхода разрешает прохождениеимпульса через элемент И 37, насинхронизирующий вход регистра 58,Триггер 68 в блоке 11 выработки условия устанавливается в "0", есликонстанта сдвига равна нулю, и в " 1",13 96083 го производится запись содержимого сдвигового регистра 8, поступающего через коммутатор 7 результата, настроенного кодом на выходе 15 устройства 2 управления на пропускание информации с входа коммутатора 7 результата на его выход.После окончания импульса тактовой частоты происходит сдвиг содержимого сдвигового регистра 8, прицем при 1 о сдвиге вправо на входе элемента ИЛИ 50 и на выходе 23 устройства 2 управления вырабатывается сигнал и настраивает коммутаторы 64 на подачу на выходы их инФормации с левых триггеров 1 65. При сдвиге влево вырабатывается сигнал на выходе 24 устройства 2 управления и настраивает коммутаторы 64 на подачу на их выходы информации с правых триггеров 65При сдвиге чисел сигнал на выходе 22 устройства 2 управления отсутствует, так как на входах элемента ИЛИ-НЕ 51 присутствует сигнал А или С, поэтому значение знакового разряда (триггер 651 не рю изменяется, так как элемент И 66 закрыт. При этом при сдвиге чисел влево младшие разряды сдвигового регистра 8 заполняются нулями, так как элемент И 67 закрыт так же, как и элемент И 66, а при сдвиге чисел вправо старшие разряды мантиссы (триггеры 65 и т, д,) заполняются содержимым знакового разряда. При сдвиге кодов сигналом с выхода 22 устройства 2 управления элементы И 66 и 67 открыЭЮ ты, поэтому производится кольцевой сдвиг содержимого сдвигового регистра 8; т, е, при сдвиге кодов вправо в старший разряд заносится содержимое40 младшего разряда, а при сдвиге кодов влево в младший разряд заносится, содержимое старшего разряда. При этом каждый раз, когда во втором разряде сдвигового регистра 28 4 (28 .281) присутствует "1", на вход сдвигово 45 го регистра 8 поступает импульс с выхода 25 устройства 2 управления, во время появления импульса на входе 12,. так как элемент И 38 открыт сигналом с выхода элемента ИЛИ 48, на ф вход которого поступает сигнал с выхода элемента ИЛИ 46.Одновременно во втором цикле сигнал с выхода элемента ИЛИ 46 поступает на вход элемента ИЛИ-НЕ,40, по" фф этому сигнал на выходе элемента ИЛИНЕ 40 отсутствует, элементы И 36 закрыты и на выходе 13 устройства 2 уп 0 14равления присутствует нулевой код,который обеспечивает подачу содержимого регистра 58 через коммутатор 5 первого операнда на информационный входарифметико-логического устройства 1и на входсхемы 1 О сравнения на нульпервого операнда. Кроме того, сигналс выхода элемента ИЛИ 46 через элементы ИЛИ 53, 54 и 56, выходы 19 18 и16 устройства 2 управления поступаетна управляющие входы арифметико-логического устройства 1 и обеспечиваетподачу первого операнда (константасдвига - содержимое вспомогательногорегистра 58) прямым кодом и подачувторого операнда прямым и обратнымкодом, что соответствует подаче вместо второго операнда единиц во всехразрядах. Данное число в дополнительном коде равно "-1" младшего разряда,поэтому на выходе суммы арифметикологического устройства 1 присутствует уменьшенное на единицу содержимоерегистра 58, которое в конце циклазаписывается во вспомогательный регистр 58, так как сигналом, поступающим на вход регистра 58 с выхода элемента ИЛИ 48, он настроен на записьинформации. Кроме того, этот сигналс выхода элемента ИЛИ 48 поступаетчерез узел 41 на вход элемента И 37и разрешает прохождение тактовогосигнала на синхронизирующий входрегистра 58,Кроме того, во втором цикле выполнения команд сдвига схема 10 вырабатывает сигнал, если код константысдвига, присутствуюций на ее входе,за исключением младшего разряда этого кода, который не анализируется,равен нулю. Если на выходе схемы 10вырабатывается сигнал, то после окончания цикла (после заднего фронтаимпульса тактовой частоты) в триггер68 блока 11 выработки условия записы.вается "0", если сигнал на выходе схемы 10 отсутствует, записывается "1",так как при отсутствии сигнала навыходе 26 устройства 2 управлениякоммутатор 69 пропускает сигналы сего входа, соединенного с выходомсхемы 10.1Если после первого цикла выполнения команд сдвига триггер 68 в блоке 11 выработки условия устанавливается в "0" (константа сдвига равнанулю, т. е. сдвиг производить не нужно), то на входе элемента И-НЕ 39,соединенном с выходом триггера 68, 960830 16сигнал отсутствует, и поэтому сигнал с выхода элемента И-НЕ 39 разрешает прохождение во втором цикле импульса тактовой частоты через элемент И 34 на синхронизирующие входы сдвиговых регистров 28 (28 -28,1), сдвигает "1" в последний третйй разряд, который соответствует окончанию выполнения команды, и обеспечивает выбор очеред ного командного слова. Если после 1 О первого цикла в случае неравенства нулю константы сдвига единичный сигнал с выхода синхронного триггера 68 поступает на вход элемента И-НЕ 39, на второй вход которого с выхода эле мента ИЛИ 46 подается сигнал, то сигнал на выходе элемента И-НЕ 39 отсутствует и импульс тактовой частоты не проходит через элемент И 34 на синхронизирующие входы сдвиговых щ регистров 28 -28, при этом второй цикл выполнения команды повторяется. Выход со второго цикла в дальнейшем обеспечивается тогда, когда содержимое регистра 58 имеет единицу только а в младшем разрядеВ этом случае происходит предпоследний второй цикл выполнения команды сдвига, после которого происходит последний, сдвиг в сдвиговом регистре 8 и запись "0" в триггер 68, который определяет, что следующий второй цикл выполнения команды сдвига является последним, в котором произойдет запись в регистр 59 общего. назначения истинного реЭ 5 зультата, В последнем втором цикле выполнения команд сдвига происходит еще раз сдвиг содержимого сдвигового регистра 8, но в последующем данное значение сдвигового регистра 8 не используется.В последнем цикле выполнения команды сдвига, определяемом единицей в третьем разряде сдвигового регистра 28(282-284 ), производится выборка очередного командного слова, как описано выше.Рассмотрим случай выполнения команд сдвига в режиме регистр-память, когда первый операнд (число, которое необходимо сдвинуть) находится в ре 50 гистре 59 общего назначения, а второй операнд (константа сдвига) - в запоминающем устройстве 3. В конце выполнения команды при выборке из запоминающего устройства 3 очередного55 командного слова, когда на выходе элемента ИЛИ 42 присутствует сигнал, разрешающий срабатывание элемента И 32, в зоне признака адресации командного слова, поступающего на вход устройства 2 управления, соединенного с входом элемента И 32, находится " 1", поэтому сигнал с выхода элемента И 32 поступает на вход сдвигового регистра 29 и на управляющий вход блока 27.Таким образом, сигнал на выходе элемента НЕ 76 отсутствует и элементы И 75 закрыты. Элементы И 74 закрыты отсутствием сигнала на управляющем входе блока 27. Таким образом, на входах дешифратора 72 присутствует нулевой код, который не соответствует ни одной из выполняемых команд, и на выходах дешифратора 72 сигналы отсутствуют. В этом случае в конце выполнения команды производятся действия, описанные выше, за исключением того, что устанавливается в "1" первый разряд сдвигового регистра 29 и не включаются в работу ни один из сдвиговых регистров 28, а в поле регистра 30 записывается номер регистра общего назначения, хранящего индекс, а не второй операнд, В рассматриваемом случае командное слово занимает две ячейки запоминающего устройства; первое - собственное командное слово, второе - "смещение", поэтому после выборки в конце команды командного слова в регистре 59 общего назначения находится адрес "смещения".В .первом цикле выполнения режима выборки второго операнда сигнал с выхода первого разряда сдвигового регистра 29 через элемент ИЛИ 52 поступает на блок 4 регистров и настраивает коммутатор 61 на подачу адреса из регистра 59 общего назначения на адресный вход запоминающего устройства 3. Сигнал, поступая через элемент ИЛИ 44 на запоминающее устройство 3, является сигналом обращения к запоминающему устройству 3, "Смещение" с выхода запоминающего устройства 3 записывается во вспомогательный регистр 58, так как при отсутствии сигнала на выходе элемента ИЛИ 48 вспомогательный регистр 58 настроен на прием информации из его входа, соединенного с выходом запоминающего устройства 3, а на синхронизирующий вход регистра 58 поступает импульс тактовойчастоты, прошедший через элемент И 37 , открытый по второму входу сигналом, прошедшим через узел 41. Кроме того, в этом цикле производится "продвижение"17 96083счетчика 60 команд, запись "продвинутого" значения в регистр 59 общегоназначения и сдвиг "1" из первого иво второй разряд сдвигового регистра 29,5Во втором цикле выполнения режимавыборки второго операнда сигнал с выхода второго разряда сдвигового регистра 29 поступает на входы элемента ИЛИ-НЕ 40 и элемента ИЛИ 56 и церез элемент ИЛИ 48 на входы элементаИЛИ 54 и узла 41, Сигнал на выходеэлемента ИЛИ-НЕ 40 отсутствует, поэтому нулевой код с выходов элементов И 36,1-36 настраивает коммутатор 155 первого операнда на подачу "смещения" из вспомогательного регистра58 на информационный вход арифметикологического устройства 1. Так как навыходе узла 41 сигнал отсутствует 2 отолько в цикле, последующем за циклом, в котором вырабатывается сигналР, то элементы И 36 р-36 р открытыи на их выходах установлен. код, обеспечивающий подачу индекса из регистра 59 общего назначения на второйинформационный вход арифметико-логического устройства 1. Кроме того,сигналы с выходов 16 и 18 устройства2 управления обеспечивают выработку зфна его выходе устройства 1 суммы исполнительного адреса второго операнда(сумма значений "смещения" и индекса),который записывается во вспомогательный регистр 58 импульсом тактовойчастоты., поступающим через элементИ 37 .1, открытый сигналом с выходаузла 41, на синхронизирующий входрегистра 58. 40Далее "1" сдвигается со второго втретий разряд сдвигового регистра 29,вырабатывающего сигнал и определяющего выполнение третьего цикла режимавыборки второго операнда,В третьем цикле режима выборки вто.45рого операнда сигнал на выходе 21устройства 2 управления отсутствует,поэтому коммутатор 61 настроен наподачу исполнительного адреса с выхода регистра 58 на адресный входзапоминающего устройства 3. Черезэлемент ИЛИ 44 сигнал поступает науправляющий вход запоминающего устройства 3 в качестве сигнала обращения и на его выход и соответственно 55на инфоомационный вход блока 4 регистров поступает код второго операнда, который записывается во вспомо 0 18гательный регистр 58, настроенныйотсутствием сигнала на его управляющем входе на прием информации с входа, соединенного с информационным .входом блока 4 регистров, тактовымимпульсом, поступающим с выхода элемента И 37 , открытого сигналом,прошедшим через элемент ИЛИ 80 навыход узла 41, Одновременно разрешается подача запомненного на регистре71 в блоке 27 кода операции очередной команды через элементы И 74, элементы ИЛИ 73 на вход дешифратора 72,на одном из четырех последних выходов которого вырабатывается сигнал,и импульсом тактовой частоты, прошедшим через элемент И 34 на синхронйзирующие входы сдвиговых регистров 28284, записывается в сдвиговый регистр28 А (28 -284). Элемент И 34 открыт,так как на входе элемента И-НЕ 39сигнал отсутствует. После этого начинается выполнение собственно .командысдвига, как описано выше, Отличие состоит лишь в том, цто второй операнд(константа сдвига) уже Йаходится врегистре 58, поэтому в первом циклевыполнения команды после режима выборки сигнал на синхронизирующем входерегистра 58 не вырабатывается, таккак элемент И 37,закрыт отсутствием сигнала на первом выходе узла 41.На первом и втором выходах узла 41 сигналотсутствует, так как после окончанияцикла, в котором вырабатывается сигнал Г., в триггер 79 записывается"1", а на выходе элемента НЕ 82 сигнал отсутствует, цто определяет отсутствие сигнала на выходах узла 41,при этом отсутствие сигнала на втором выходе узла 41, закрывающего элементы И 36-36 р, необходимо длятех команд, в которых требуется подача второго операнда на второй информационный вход арифметико-логического устройства 1 в первом циклеих выполнения,Константа сдвига, указывающая начисло сдвигов, не несет информационной нагрузки и служит для заданияопределенных временных задержек, используемых в многопроцессорных комплексах для ввода процессоров в синхронизм. Команды отличные от команд/сдвига, выполняются в соответствиис известными алгоритмами их исполнения. Например, при выполнении команды сложения в формате КК операндыхранятся в регистрах 59 общего назна