Устройство для реализации логических функций

ОЮЭ СОВЕТСКИХ ОЦИАЛИСТИЧЕСНИХ ЯОРЕСПУБЛИН (19) ( ) 4(5 С 06 Р 15/ ИСАНИЕ ИЗОБРЕТЕНИЯ Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 24П. Павучукарков остроительны идетельство ССС 7/00, 1980. етельство СССР 15/20, 1980ных входовдулю два, в ныхЮ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ(54)(57) 1. УСТРОЙСТВО ДЛЯ РЕАЛИЗАЦИИ ЛОГИЧЕСКИХ чУНКЦИЙ, содержащеепервый и второй блоки памяти, операционный блок, о т л и ч а ю щ е - ,е с я тем, что, с целью повышениябыстродействия,в него введены блокбуферных регистров, регистр новыхзначений входных сигналов, регистрновых значений выходных сигналов, ре"гистр старых значений входных сигналов, регистр старых значений выходных сигналов, первый и второйсумматоры по модулю два, первый ивторой элементы ИЛИ, регистр изме-ненных состояний входных сигналов,регистр измененных состоянии выходных сигналов, блок фиксации номеров вычисляемых функций, блок синхрони запии, причем первые группы информационных входов и выходов блока буферных регистров являются инфор-. мационными входом и выходом устройства, вторая группа информационньм выходов блока буферных регистров соединена с информационными входами регистра новых значений входных сиг налов, выходы первого сумматора по модулю два соединены с информационными входами регистра измененньм состояний входных сигналов и с первой группой входов первого элемента ИЛИ, выходы второго сумматора по модулю два соединены с информацион ными входами регистра измененных состояний. выходных сигналов и с второй группой входов первого элемента ИЛИ, выходы регистра новых значений выходных сигналов соединены с второй группой информационных входов блока буферных регистров, первой группой информационных входов второго сумматора по модулю два, с информационными входами регистра старых значений вьмодных сигналов, а первой, группой информационных входов операционного блока, выходы регистра старых значений выходных сигналов соединены с второй группой информационвторого сумматора по моыходы регистра старых значений входных сигналов соединены с первой группой информационньм входо первого сумматора по модулю два, выходы регистра новых значений вход сигналов соединены с информационнь входами регистра старых значений входных сигналов, с вторыми группам информационных входов первого сумма тора по модулю два и операционного блока, выходы регистра измененных состояний входных сигналов соединень с первой группой информационных входов первого блока памяти, а выходы регистра измененных состояний выходных сигналов - с второй группой информационных входов первого блока13 1 ров 9 и 10 и опредепяются по следующему правилу" ст нр, тт, 9 тт 11 и+ш) л лВыполнение операции суммирования по модулю два осуществляется в устШройстве с использованием сумматоров 6 и 1 по модулю два. Для определения номеров функций СЛФ, решающих на те-, кущем шаге, формируется матрица ., вхождения М размерности и х и + ш. Элемент матрицы ш, равен 1, если в логическую функцию для вычисления у ,входит переменная х , 1 = 1, п,или переменная у , 1 = п + 1, и ++ ш. В противном случае ш = О.1) Составленная таким образом матрица вхождений М хранится в блоке памяти 11. Решаемые на текущем шаге логические уравнения определяются отличными от нуля элементами вектора ре- шаемых уравнений Вектор Ир определяется в результате выполнения операции ИрМ х Ю которая в предлагаемом устройстве реализована применением памяти ассоциативного типа, когда в блоке 11 зафиксированы ассоциативные признаки, соответствующие элементам мат рицы вхождений. М, и подача на вход блока 11 сигналов с выхода регистров измененных состояний входных и выходных сигналов 9 и 10 позволяет на выходе блока 11 получить значения элементов вектора М , которые фиксируются в блоке 13 фиксации номеров вычисляемых логических функций, В соответствии с определенными по приведенному правилу элементами вектора тт осуществляется последоваРтельное вычисление логических функ ций по определению значений у .Ресли чО. При этом адрес вычисляемай логической функции однозначно определяется номером разряда блока 13, для которого ч; 11 О. В соответствии с таким адресом вычисляемая .функция иэ блока памяти 12 передается в операционный блок 15. После того как будут вычислены логтческие функции, для которых тт 1 О, текущий шаг работы устройства завершается окончанием формирования нового слова выходной инфор мацииу 1 т и устройство переходит на14 164724 прием очереднбго нового слова входной информации х. Последовательность обработки информации по шагамс момента пуска устройства приЯО и наличии вычисляемых функций(случаи 1) И,= О, 2) И О, вьгчисляемые функции отсутствуют -Б = О - не представляют интереса,так как устройство внсвь обращается 1 О за входной информацией и подтверждает выходные сигналы дс тех пор, покане появятся изменения входной информации) можно представить таким образом:15о о О о о в-и шаг хнл хст л унт уст х хмэмл Унэ;= х= хв,Уьт = УнтПри Б = 1 вычисляем СЛФи формируем ун.1х н: = х вх л У выл = Уил нх н ,= хн Ю х = х9 хх еУиэм - Ун Ю Ус 1 УнУвхгПри1 х стхх вхИУстПри Я = 1 вычисляем СЛФ иформируем у,),м 1 л л лхвл л Увыу= Унц л л лиэм - хн О хст хвх 9 хл,1Унэх= УО+ Уст = Ун Е УнПри Я 1 х .-х-х ,НУс 1 = УнПри Б = 1 вычисляем СЛФи формируем.у" 1-й шаг 1) 2)40 и тфдфйДля 3-го шага х, хн Унэм лв 1Н х ныл ху имеют следующий смысл:лх н - входное слово, полученное вв начале текущего (третьего)ю 45 шага из внешней среды (хв);х - отоажает изменение полученного значения х по отновшению к значению х , сохранившемуся с предыдущегошага;ну - отражает изменение сформивэмрованного в конце предыцущего шага значения у" понотношению к значению у,55 сохранившемуся с предыдущего шага;выходное сло:во, сформиро-,ванное в конце текущего ша4 24 16сум.саторе 6 по модулю два и содержимого регистров 3 и 5 во втором сумматоре 7 по модулю два а также ныдача из блока 1 буферных регистроввыходного сигнала, который подтверждает предыдущий сигнал. Если в ре-,,зультате вновь произведенного сравнения будет выявлено изменение вход ного сигнала, то на выходе первогоэлемента ИЛИ 8 появится сигнал Б = 1В этом случае блок 16 синхронизациивырабатывает сигнал 1, по которомупроизводится передача признака изрегистров 9 и 10 для обращения кпервому блоку памяти 11, а из негона вход блока 13 фиксации номероввычисляемых логических функцийвыдаются. номера функций, в которыевходят переменные, изменившие своизначения. По сигналу 1) осуществляется также передача содержимого регистров 2 и 3 в регистры 4 и 5 соответственно и установка Б = О. Спервого. выхода блока 13 информацияо наличии вычисляемых функций поступает на входы второго элементаИЛИ 14. При наличии вычисляемыхфункций на выходе второго элементаИЛИ 14 появляется сигнал Б.Тогда очередной сигнал блока 16синхронизации ( сигнал 1 ) подаетсяна управляющий вход блока 3. Поэтому сигналу с третьего выходаблока 13 выдается сигнал выборки функции из второго блока памяти 12,а через второй выход блока 13 выдается разрешение на прием результата вычисления функции в тот разряд регистра 3, номер которого соответствует номеру вычисляемой функции. Посигналу 1- сбрасывается в "0" счетчик 32 в блоке 15 (см. фиг. 4) ипередается содержимое регистров 2 и3 устройства в регистры 42 и 43 соответственно в блоке 15 (см. фиг. 5).Далее по сигналу 1 устанавливаетсян "0" триггер 29 признака Я (см;з фиг. 4) . Сигнал 1 с произнодит прибавление единицы в младший разрядсчетчика 32 в блоке 15. По сигналу 1 О производится опрос схемы сравнения 3 н блоке 15, передача инструкции, номер которой соответствует числу в счетчике 32, которая выбирается дешифратором 33 в блоке 15, на вход операционного блока 15 (см, фиг. 4 и и 5). Дешифратор 33 выбирает также разряд в регистре 44 промежуточных 16 га) которое в начале следующего шага будет выданоно внешнюю среду как реаксция на входное воздействие,поступившее в начале текуще го шага,По сигналу "Пуск" запускается блок6 синхронизации и начинает вырабатьгвать управляющие сигналы 1 -1 . Имс) сопульсом 1 устанавливаются в исходное Осостояние нсе схемы устройствасбрасываются в нулевое состояние регистр 19 входных сигналов и регистр20 выходных сигналов (см, фиг 2),триггер 29 признака Б (см. фиг. 4), 5регистр 42 входных переменных ирегистр 43 выходных переменных(см. фиг. 5), триггеры первой и второй ступени блока 13 фиксации номероввычисляемых логических функций (см. . 2 Офиг. 3), регистр 2 ноных значенийвходного сигнала, регистр 3 новыхзначений выходного сигнала, регистр4 старых значений входного сигнала,регистр 5 старых значений выходного 25сигнала первый 6 и второй 7 суммато)ры по модулю дна, регистры изменен"ных состояний входных 9 и выходных .10 сигналон (см. фиг, 1), устанавливается и единичное состояние триггер29 признака Б(см. фиг. 4).В начале каждого нового шага(см. фиг. ) в оегистое 3 новых значений выходного сигнала записаны значения выходных сигналов соответст)вуюшие окончанию предшествующего ша.га 1 а в регистре 4 старых значенийвходного сигнала и н регистре 5 старых значений выходного сигнала - началу предшествующего шага. Если первый элемент ИЛИ 8 не зафиксировал из"менений входных и (или) выходных сигналов, т.е, Б = О, если на выходевторого элемейта ИЛИ 14 Б = О, тоблок 16 синхронизации выдает управлясигналу1 производится прием очередного нового слова входной информации в блок1 буферных регистров. Сигналом 1осуществляется передача входной информации из блокабуферных регистров в регистр 2 новых значений входных сигналон и выходной информациииз регистра 3 новых значений выходных сигналов в блокбуферных регистров. По сигналу 1 5 пооизнодитсяпооаэояпное сложение по модулю двасодержимого регистров 2 и 4 в первом, 17181.164724результатов номер которого соответ-.ствует номеру выбранной инструкции,для приема промежуточного результата11 ри отсутствии сигнала с выхода схемы сравнения 31 блок 16 синхронизации вырабатывает сигнал 1, по которому производится занесение оезультата выполненной инструкции вподготовленный для приема разряд ре-.гистра 44 промежуточных реэультатоз.В случае появления сигнала с выходасхемы сравнения 31 устанавливаютсяв единичное состояние триггеры 29признаков Б и Б и иэ блока 16 синхронизации выдается сигнал 1 ю, покоторому производится занесение результата выполненной инструкции вподготовленный для приема разрядрегистра 3 новых значений выходныхсигналов устройства (см. фиг. 1),а через соответствующие элементы задержки производится сброс триггера29 признака Б,1 и триггеров 21 вто-.рой ступени в блоке 13.Таким образом, до выдачи сигналасо схемы сравнения 3 производится поочередное выполнение всех инструкций вычисляемой логической Функции.При выполнении последней инструкциивыдается сигнал со схемы сравнения31 и результат попадает в регистр 3новых значений выходных сигналов.Затем процесс вычисления СЛФ повторяется для очередной функции до техпор, пока не будут вычислены функции, 10 Тогда признак Б = О и ранее установленный признак Б = О переводят блок16 синхронизации на выдачу сигналовдля приема очередного входного и выдачу полученного выходного слова.15 Останов устройства .происходит приотключении питания.Использование изобретения в сравнении с известными устройствами обеспечивает повышение быстродействия 20 выработки выходных сигналов за счетприменения асинхронного принципа обработки входных и выходных сигналов,при котором осуществляется решениетолько тех логических функций, в ко торые входят входные и выходные переменные, изменившие свои значения.1164724 Тираж 710 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий3035, Москва, Ж, Раушская наб д,Патент" Филиал Редактор И. ШуЗаказ 4188/46 Составитель И. Пчелинцев Техред А.Кккемеаей Корректор С.Шекмар Ужгород,. ул. Проектная, 4памяти, выходы которого подключены ,к информационным входам блока фиксации номеров вычисляемых функций, первая группа выходов которого соединена с входами второго элемента ИЛИ, вторая группа выходов - с первой группой управляющих входов регистра ,новых значений выходных сигналов, третья группа выходов .- с информационными входами второго блока памяти, выходы которого соединены с третьей группой информационных входов операционного блока,.информационный выход которого подключен к информационным входам регистра новых значений выходных сигналов, с первой по одиннадцатую группы выходов блока синхронизации подключены соответственно к второй группе управляющих входов регистра новых значений выходных сигналов и к управляющим входам блока буферных регистров, регистра новых значений входных сигналов, регистров старых значений входных и выходных сигналов, регистров измененных состояний входных и выходных сигналов, первого и второго сумматоров по модулю два, блока фиксации номеров вычисляемых функций, операционного блока, первый и второй управляющие входы блока синхронизации подключены соответственно к выходам первого и.второго элементов ИЛИ, группа управляющих входов блока синхронизации соединена с группой управляющк выходов операционного блока, причем операционный блок содержит элемент задержки, триггеры, схему сравнения, счетчик, дешифратор, ре-гистр числа инструкций, регистры инструкций. регистры входных выходных и промежуточных переменных, регистр операций, дешифраторы адресов, дешифраторы признаков, группы элементов И, группы элементов ИЛИ, элементы И и ИЛИ, причем первая группа входов схемы сравнения соединена с выхо" дами регистра числа инструкций, выходы счетчика - с второй группой входов схемы сравнения и с входами дешифратора, а выход схемы сравнения - с первым входом первого элеФмента И, выход элемента И соединен с прямым установочным входом первого и вторым прямым установочным входом второго триггеров, второй инверсный установочный вход первого триггера через элемент задержки, инверсный установочный вход второго триггера,первый инверсный установочный входпервого и первый прямой установочныйвход второго триггеров, вход сбросаи счетный вход счетчика, второй входпервого элемента Й, первые входыэлементов И с первой по четвертуюгруппу, управляющие входы регистров входных и выходных значений соединены с группой управляющих входов операционного блока, выходы первого ивторого триггеров соединены с группой управляющих выходов операционногоблока, вторые входы элементов И первой группы соединены с выходами регистров инструкций, третьи - с выходом дешифратора, а выходы - с входами элементов ИЛИ первой группы, выходы которых подключены к входам регистра операций, первого и второго дешифраторов адреса, выходы элементов И второй группы соединены с входами регистра входных переменных, выходы элементов И третьей группы - с входами регистра выходных пере менных, выходы элементов И четвертой группы - с входами регистра промежуточных переменных, выходы регистра входных переменных соединены с первыми входами элементов И пятой и шестой групп, выходы регистра выходных переменных соединены с первыми входами элементов И седьмой и восьмой групп элементов И,. выходы регистра промежуточных переменных соединены с первыми входами элементов И девятой и десятой групп вторые входы элементов И пятой, седьмой и девятой групп и элементов И шестой, восьмой и десятой групп соединены соответственно с выходами первого и второго дешифраторов адреса, выходы элементов И с пятой по . десятую группы соединены соответственно с входами элементов ИЛИ с вто" рой по седьмую группы, первые входы второго, третьего и четвертого . элементов И соединены соответственна с выходами первого дешифратора.признака, а вторые входы - с выходами соответственно элементов ИЛИ, второй,четвертой и шестой групп, первые входы пятого, шестого и седьмого элементов И соединены с выходами второго дешифратора признаков, вторыевходы соединены с выходами элементовИЛИ соответственно третьей, пятой,седьмой групп, входы первого элементаИЛИ соединены с выходами второго,11 бтретьего и четвертого элементов И, прямой и инверсный выходы соединеныс первыми входами соответственно восьмого и девятого элементов И, выходыкоторых соединены с входами второгоэлемента ИЛИ, входы третьеге элементаИЛИ соединены с выходами пятого,шестого.и седьмого элементов И, прямой и инверсный выходы - с первымивходами соответственно десятого иодиннадцатого элементов И, выходы которых соединены с входами .четвертогоэлемента ИЛИ, первый вход пятого эле мента ИЛИ соединен. с выходом второгоэлемента ИЛИ, второй вход - с вькодом четвертого элемента ИЛИ, выход - с .первым входом двенадцатого элемента И, первый вход тринадцатого элемента И соединен с выходом второго элемента ИЛИ, второй вхсд - с выходом четверто. го элемента ИЛИ, выход тринадцатогоэлемента И соединен с первым входом .четырнадцатого элемента И, первый и второй входы шестого элемента ИЛИ соединены с выходами соответственно две"надцатого и четырнадцатого элементов И, а выход шестого элемента ИЛИ.соединен с первым входом пятнадцатого элемента И, второй вход которого соединен с группой управляющих входов операционного блока, прямой и инверсный выходы первого разряда регистра операций соединены с вторыми входами соответственно двенадцатого и четыр-. надцатого элементов И, прямой и ин. версный выходывторого разряда регист ра операций соединены с вторыми входами восьмого и девятого элементов Ипрямые выходы третьего и четвертого разрядов регистра операций соединены : с входами первого дешифратора призна ка прямой и инверсный выходы пятого разряда - с вторыми входами соответ ственно десятого и одиннадцатого элементов И, прямые выходы шестого и седьмого разрядов - с входами второго дешифратора признаков, вторые входы элементов И третьей группы соединены с первой группой информационных входов . операционного блока, вторые входы элементов И второй группы - с второй группой информационных входов операционного блока, входы регистра числаинструкций и регистров инструкций стретьей группой информационньк входовоперационного блока, вторые входыэлементов И четвертой группы соеди- .нены с выходом дешифратора, третййвход - с выходом шестого элемента 4724ИЛИ, выход пятнадцатого элемента И соединен с информационным выходом операционного блока.2, Устройство по п. 1, о т л ич а ю щ е е:с я тем, что блок фиксации номеров вычисляемьк функций содержит первую и вторую группы триггеров, первую и вторую группы элементов И, группу элементов задержки, элемент ИЛИ, элемент задержки, причем выход элемента ИЛИ соединен с инверсными установочными вхо.дами триггеров первой группы, первые входы первых элементов И первой и второй групп соединены с группой управляющих входов блока, первые входы последуюащс элементов И первой и второй грВп соединены с выходом предыдущего элемента И первой группы, первый вход последнего элемента И второй группы соединен с вьвходом последнего элемента И первой группы, вторые входы элементов Ипервой и второй групп соединены соот"ветственно с инверсными и прямыми выходами триггеров второй группы,прямые выходы триггеров второй груп-.пы соединены с первой группой выходов блока, прямые вькоды триггеровпервой группы соединены с второйгруппой выходов блока, выхЬды элемен" тов И второй группы соединены с пря-мыми установочными входами триггеров первой группы и третьей группой высо" дов блока, а через группу элементов/задержки - с первыми инверсными установочными входами триггеров второйгруппы, пряьые входытриггеров второй группы соединеньгс инфориационными входами блока, первый вход элемента ИЛИ через элемент задержки,второй вход элемента ИЛИ, вторые инверсные входы триггеров второйгруппы соединены с группой управляющих входов блока.3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок синхронизации содержит генератор импульсов, триггер, два элемента И, элемент задержки, генератор тактовых импульсов, два инвертора, группу элементов И, причем выход генератора импульсов соединен с первыми входами элементов И, второй входпервого элемента И соединен с прямым выходом триггера, а выход через эле-мент задержки - с инверсным установоч. ным входом триггера, второй вход вто4724 116рого элемента И соединен с .инверсным выходом триггера, а выход - с входом генератора тактовых импульсов, первый выход генератора тактовых импульсов соединен с первыми входами первого, четвертого, седьмого элементов И группы, второй выход - с. первыми вхо- Ъдами второго, пятого, восьмого элементов И группы, третий выход - с первыми входами третьего, шестого, девятого, десятого элементов И группы, второй вход четвертого элемента И группы соединен с первым управляющим входом блока синхронизации, вторые входы первого, второго, третьего элементов И группы через первый инвертор соединены с первым управляющим входом блока синхронизации,"вторые входы с пятого по девятый элементы И группы соединены с вторым управляющим входом блока синхронизации, третьи входы с первого по четвертый элементы И группы через второй инвертор соединены с вторым управляющим входом блока синхронизации, третьи входы пятого, шестого элементов И группы и второй вход десятого элемента Игочппц соединены с пеовым чпоавляюшимвходом группы, третьи входы седьмого,восьмого, девятого элементов И группы соединены с вторым управляющимвходом группы, третий вход десятогоэлемента И группы соединен с третьимуправляющим входом группы, первуюгруппу выходов блока синхронизацииобразуют выходы первого элемента И ивторого элемента И группы, вторуюгруппу выходов - выходы первого элемента И, первого и третьего элементовИ группы, третью группу выходов - выходы первого элемента. И и второгоэлемента И группы с четвертой по седьмую группы выходов - выходы первогоэлемента И и четвертого элемента Игруппы, восьмую и девятую группы выходов - выходы первого элемента И,третьего и четвертого элементов Игруппы, десятую группу выходев - выходы первого элемента И,пятого и десятого элементов И группы,одиннадцатуюгруппу выходов - выходы первого элемента Ис пятогопо десятыйэлементы Игруппы.51 О 1520 1Изобретение относится к вычислительной технике и автоматике и можетбыть использовано для управлениятехнологическими процессами, алгоритмы которых описываются логическимифункциями, а также для моделированияцифровых устройств с целью их провер.ки и диагностики,Известно устройство для реализации логических функций, которое содержит блок управления, блок памяти,блок приема команд, блок, ввода-вью.вода, таймер, буферный накопитель,маркировочную память, блок регистровой памяти, операционный блок,блок фиксации результатов, первый ивторой управляемые блоки инвертирования 1.Наиболее близким по техническойсущности к изобретению являетсяустройство для моделирования конечных автоматов, содержащее два блокапамяти,.мультиплексор, два счетчика,коммутатор, сумматор по модулю два,блок сравнения, блок вычисления булевых функций, дешифратор служебных символов, регистр внутренних переменных, элемент задержки, дешифратор внутренних переменных, регистр функций 2 .Недостатком известных устройств является сравнительно низкое быстродействие, поскольку при формирова нии выходных сигналов осуществляется вычисление всех без исключенияфункций, описывающих алгоритм работы моделируемого цифрового устройства.Цель изобретения - повышение быст" родействия,Поставленная цель достигается тем, что в устройство, содержащее первый и второй блоки памяти, операционный блок, введены блок буферных регистров, регистр новых значений входных сигналов, регистр новых значений выхоцных сигналов, регистр старых зна,чений входных сигналов, регистр старых значений выходных сигналов, пер. вый и второй сумматоры по модулю дами второго элемента ИЛИ, вторая.4 ва, первый и второй элементы ИДИ, группа выходов - с первой группойрегистр измененных состояний входных управляющих входов регистра новыхсигналов, регистр измененных состоя- значений выходных сигналов, третьяний выходных сигналов, блок фиксации 5 группа выходов - с информационныминомеров вычисляемых функций, блок входами второго блока памяти, выходысинхронизации, причем первые группы которого соединены с третьей группойинформационных входов и выходов блока информацйонных входов операционногобуферных регистров являются информа- блока, информационный выход которогоционными входом и выходом устройства, 10 подключен к информационным входамвторая группа информационных выходов регистра новых значений выходных сигблока буферных регистров соединена с. налов, с первой по одиннадцатую групинформационными входами регистра но- пы выходов блока синхронизации подвых значений входных сигналов, выхо- ключены соответственно к второй групды первого сумматора по модулю два 15 пе управляющих входов регистра новыхсоединены с информационными входами значений выходных сигналов и к управрегистра измененных состояний вход- ляющим входам блока буферных регистных сигналов и с первой группой вхо- ров, регистра новых значений входныхдов первого элемента ИЛИ," выходы сигналов, регистров старых значенийвторого сумматора по модулю два со входных и выходных сигналов, регистединены с информационными входами ров измененных состояний входных ирегистра измененных состояний выход- . выходных сигналов, первого и второных сигналов и с второй группой вхо- го сумматоров по модулю два, блокадов первого элемента ИЛИ, выходы ре- фиксации номеров вычисляемых функций,гистра новых значений выходных сиг операционного блока, первый и второйналов соединены с второй группой управляющие входы блока синхронизаинформационных входов блока буфер- ции подключены соответственно к выхоных регистров, первой группой инфор- дам пеРвого и второго элементов ИЛИ,мационных входов второго сумматора гРуппа управляющих входов блока синпо модулю два, с информационными 30 хронизации соединена с группой упвходами Регистра старых значений . Равляющих выходов операционного бл -.выходчых сигналов, с первой группой .Э, пРичем операционный блок содеринформационных входов операционного жит элемент задержки, триггеры, схеблока, выходы регистра старых знаке- му сРавнения, счетчик, дешифратор,нии выходных сигналов соединены с 5 регитр числа инструкций, регистрывторой группой информационных входов инструкций, регистры входных, выходвторого сумматора по модулю два, вы- ных и промежуточных переменных,ходы регистра старых значений входных Регистр операций, дешифраторы адресигналов соединены с первой группойсов, дешифраторы признаков, группыинформационных входов первого сумма элементов И, группы элементов ИЛИ,тора по модулю два, выходы регистра элементы И и ИЛИ, причем перваяновых значений входных сигналов сое- группа входов схемы сравнения соедидинены с информационными входами ре- нека с выходами числа инструкций1гистра старых значений входных сиг- выходы счетчика - с второй группойналов, с вторыми группами информа входов схемы сравнения и с входамиционных входов первого сумматора дешифратора, а выход схемы сравнепо моду два и операционного блока, ниЯ - с пеРвым вхоДом пеРвого элевыходы регистра измененных состояний мента И, выход элемента И соединенвходных сигналов с.единены с первой с пРямым установочным входом первогруппой информационных входов перво го ц вторым прямым установочным вхого блока памяти, а выходы регистра дом второготриггеров,второй инверсныйизмененных состояний выходных сигна- . Установочный входпервого тригг атриггера черезлов - с второй группой информацион- элемент задержки, инверсный установочных входов первого блока памяти, ный входвторого триггера, первыйвыходы которого подключены к информа"55 инверсный установсный установочный вход первогоционным входам блока фиксации номе- и первый прямой устанрвый прямой установочный входров вычисляемых. функций, первая груп" второго триггеров, вход сброса ипа выходов которого соединена с вхо- счетный вход счетчика,с етчика, второи входпервого элемента И, первые вкоды элементов И с первой по четвертую группы, управляющие входы регистров входных и выходных значений соединены с группой управляющих входов 5 операционного блока, выходы первого и второго триггеров соединены с груп" пой управляющих выходов операционного блока, вторые входы элементов И первой группы соединены с выходами регистров инструкций, третьи - с выходом дешифратора, а выходы - с входами элементов ИЛИ первой группы, выходы которых подключены к входам регистра операций, первого и второго 15 дешифраторов адреса, выходы элементов И второй группы соединены с входами регистра входных переменных, выходы элементов И третьей группы - с входами регистра выходных перемен ных, выходы элементов И четвертой группы - с входами регистра промежуточных переменных, выходы регистра входных переменных соединены с первыми входами элементов И пятой и 25 шестой группы, выходы регистра вьгходных переменных соединены с первыми входами элементов И седьмой и восьмой групп, выходы регистра промежуточных переменных соединены с ЗО первыми входами элементов И девятой и десятой групп, вторые входы элементов И пятой, седьмой и девятой групп и элементов И шестой, восьмой и десятой групп соединены соответственно с выходами первого и второго дешифрато- . ров адреса, выходы элементов И с пятой по десятую группы соединены соответственно с входами элементов ИЛИ с второй по седьмую групп, первые входы второго, 4 ф третьего и четвертого элементов И соединены соответственно с выходами первого дешифратора признака, а вторые входы - с выходами соответственно элементов ИЛИ второй, четвертой и 45 шестой групп, первые входы пятого, шестого и седьмого элементов И соединены с выходами второго дешифратора признаков, вторые входы соединены с выходами элементов ИЛИ соответственно третьей, пятой, седьмой ,групп, входы первого элемента ИЛИ соединены с выходами второго, третьего и четвертого элементов И, прямой и инверсный выходы соединены с первыми входами соответственно вась- мого и девятого элементов И, выходы которых соединЕны с входами второго элемента ИЛИ,входы третьего элемента ИЛИ соединены с выходами пятого, шестого и седьмого элементов И, прямой и инверсный выходы - с первыми вхоДами соответственно десятого и одиннадцатого элементов И, выходы которых соединены с входами четвертого элемента ИЛИ, первый вход пятого элемента ИЛИ соединен с выходом второго элемента ИЛИ, второй вход - с выходом четвертого элемента ИЛИ, выход - с . первым входом двенадцатого элемента И, первый вход тринадцатого элемента И соединен с выходом второго элемента ИЛИ, второй вход - с выходом четвертого элемента ИЛИ, выход тринадцатого элемента И соединен с первым входом четырнадцатого элемента И, первый и второй входы шестого элемента ИЛИ сое" динены с выходами соответственно двенадцатого и четырнадцатого элементов И, а выход шестого элемента ИЛИ соединен с первым входом пятнадцатого элемента И, второй вход которого соединен с группой управляющих входов операционного блока, прямой и инверсный выходы первого разряда регистра операций соединены с вторыми входами соответственно двенадцатого и четырнадцатого элементов И прямой и инвер- сный выходы второго разряда регистра операций соединены с вторыми входами восьмого и девятого элементов И, прямые выходы третьего и четвертого раз 1рядов регистра операций соединены с. входами первого дешифратора признака, прямой и инверсный выходы пятого разряда - с вторыми входами соответственно десятого и одиннадцатого элементов И, прямые выходы шестсго и седьмого разрядов - с входами второго дешифратора признаков, вторые входы элементов И третьей группы соединены с первой группой информационных входов операционного блока, вторые входы элементов И второй группы - с второй группой информационных входов операционного блока, входы регистра числа инструкций и регистров инструкцийс третьей группой информационных входов операционного блока, вторые входы элементов И четвертой группы соединены с выходом дешифратора, третий вход - с выходом шестого элемента ИЛИ, выход пятнадцатого элемента И соединен с информационным выходом операционного блока.Кроме того, блок фиксации номероввычисляемых .функций содержит пер7вую и вторую группы триггеров, пер-, , вую и вторую группы элементов И, группу элементов задержки, элемент ИЛИ, элемент задержки, причем выход элемента ИЛИ соединен с инверсными установочными входами триггеров первой группы, первые входы первых элементов И первой, и второй групп соеди" иены с группой управляющих входов блока, первые входы йоследующих эле- О ментов И первой и второй групп соединены с выходом предыдущего элемента И первой группы, первый вход последнего элемента И-второй группы соединен с выходом последнего элемента И первой группы, вторые входы элементов И первой и второй групп соединены соответственно с инверсными и прямыми выходами триггеров второй группы, прямые выхоцы триггеров 20 второй группы соединены с первой группой выходов блока, прямые выходы триггеров первой группы соединены с второй группой выходов блока, выходы элементов И второй группы соединены 25 с прямыми установочными входами трйг" геров первой группы и третьей груп% пой выходов блока, а через группу элементов задержки -:с первыми инверсными установочными входами триггеров ЗО второй групйы, прямые входы триггеров второй группы соединены с информационными входами блока, первый вход элемента ИЛИ через элемент задержки, второй вход элемента ИЛИ, вторые ин 35 версные входы триггеров второй группы соединены с группой управляющихвходов блока. Блок синхронизации содержит генератор импульсов, триггер, два элемен" ф та И, элемент задержки, генератор тактовых импульсов, два инвертора, ,группу элементов И, причем выход генератора импульсов соединен с первыми входами элементов И, второй вход первого элемента И соединен с прямым выходом триггера, а выход через элемент задержки - с инверсным установочным входом три 1 .ера, второй вход второго элемента И соединен с инверсным выходом триггера, а выход - с входом генератора тактовых импульсов, первый выход генератора тактовых импульсов соединен с первыми входами первого, четвертого, седьмого эле ментов И группы, второй выход - с первыми входами второго, пятого, восьмого элементов И группы, третий 724 8выход - с первыми входами третьего,шестого девятого, десятого элементов И группы, второй вход четвертого элемента И группы соединен с первым управляющим входом блока синхронизации, вторые входы первого, второго,.третьего элементов И группычерез первый инвертор соединены с пер.вым управляющим входом блока синхронизации, вторые входы с пятого подевятый элементов И группы соединеныс вторым управляющим входом блокасинхронизации, третьи входы с первого по четвертый элементов И группычерез второй инвертор соединены свторым управляющим входом блока синхронизации, третьи входы пятогошестого элементов И группы и второйвход десятого элемента И группы соединены с первым управяяющим входомгруппы, третьи входы седьмого, восьмого, девятого элементов И группысоединены с вторым управляющим входом группы, третий вход десятогоэлемента И группы соединен с третьимуправляющим входом группы, первуюгруппу выходов блока синхронизацииобразуют выходы первого элемента И ивторого элемента И группы, вторуюгруппу выходов - выходы первого элемента И, первого и третьего элемент ов И группы, третью группу выходов"выходы первого элемента И и второгоэлемента И группы, с четвертой поседьмую группы выходов - выходыпервого элемента И и четвертого элемента И группы, восьмую и девятуюгруппы выходов - выходы первого элемента И, третьего и четвертого элементов И группы, десятую группувыходов - выходы первого элемента И,пятого и десятого элементов И группы, одиннадцатую группу выходов - вы"ходы первого элемента И и с пятогспо.десятый элементов И группы,. В устройстве вычисляются только,те логические Функции, в которые входят переменные, изменившие свои значения по сравнению с предыдущим шагом.Наличие регистров .старых и новых значений входных сигналов ирегистров старых и новых значенийвыходных сигналов, двух блоковпоразрядного сложения по модулюдва, блока учета изменений входных и выходных сигналов и регистровизмененных состояний входных и вьг(код числа рав 45 тарных операци логической функций элеменяемой браэом, ций оп- элемен д числа инструен количествуйивычислкции), Таким о о и пера д-и инструкции Ифиг, 6, Инструкцирационнои и двух предсотиэо частей е.н 91164 ходных сигналов позволяет осуществить обмен информацией с внешней сре дой, выявить наличие изменений вход(ных и (или) выходных сигналов сфор) мировать признак для обращения к вто рому блоку памяти.На фиг. 1 ппепставленд структурная схема устройства для реализации логических функций; на Фиг. 2 - вариант реализации блока буферных, регистров 3 на фиг. 3 - структурная схема блока фиксации номера 8 вычисляемых функций; на фиг. 4 и 5 - структурная схема операционного блока; на фиг. 6 - Формат инструкций; на 5 фиг. 7 -, алгоритм работы устройства для реализации логических функций; на фиг. 8 - вариант реализации блока синхронизации.Устройство (фиг. 1) содержит М блокбуферных регистров, регистры новых значений входных 2 и выходных 3 сигналов, регистры старых значений входных 4 и выходных 5 сигналов, первый 6 и второй 7 сумматоры по 25 модулю два, первый элемент ИЛИ 8, регистры измененных состояний вход- ных 9 и выходных 1 О сигналов, первый 11 и второй 12 блоки памяти, .блок 13 фиксации номеров вычисляемых функ ций, второй элемент ИЛИ 14, операци онный блок 15, блок 16 синхронизации е Блок 1 буферных регистров (фиг. 2)содержит две группы элементов И 17 35и 18, регистр 9 входных сигналов(Р Х ), регистр 20 выходных сигна-лов (Р Уы). Входные сигналы каждый через соответствующий элементИ. по сигналу 1 иэ блока управле Ония поступают в регистр 19. Выходные сигналы, каждый через соответствующий элемент И, по сигналу 15из блока управления выдаются иэрегистра 20, Сигнал 1 о иэ блока,управления устанавливает регистры19 и 20. в нулевое состояние передначалом работы устройства,Блок 13 фиксации номеров вычисляемых функций (фиг. 3) представ Оляет собой двухступенчатый регистр,каждая ступень которого включаетстолько триггеров, сколько логических функций хранится в памяти уст"ройства, и содержит. первую группу 55триггеров 21, первую и вторую группуэлементов И 22 и 23, вторую группутриггеров 24, группу элементов за 72410держки 25, элемент ИЛИ 26, элемент задержки 27.Операционный блок 5 (фиг, 4 и 5) содержит элемент задержки 28, два триггера .29 и 29, первый элемент И 30, схему сравнения 31, счетчик 32, дешифратор 33, регистр числа инструкции 34, регистры инструкций 35. первую группу элементов И 36, первую группу элементов ИЛИ 37, регистр операций 38, первый 39 и второй 40 дешифраторы признаков, вторую, третью и четвертую группы элементов И 41, регистр входных переменных 42, регистр выходных переменных 43, регистр промежуточных переменных 44, первый 45 и второй 46 дешифраторы адреса, пятую, седьмую, девятуюгруппы элементов И 47, шестую, восьмую,десятую группы элементов И 48, вторую, четвертую, шестую группы элементов ИЛИ 49, третью, пятую седьмую группы элементов ИЛИ 50, второй, третий, четвертый элементы И. 51, пятьи, шестой, седьмой элементы И 52, первый и третий элементы ИЛИ 53, с восьмого по четырнадцатый элементы И 54 второй четвертый, пятый, шестой элементы ИЛИ 55, пятнадцатый элемент И 56.Формат инструкции фиг, 6 включает операционную и две адресные час-. ти.Информация о вычисляемой логической функции поступает в регистр инструкций из второго блока памяти в следующем виде; разрядность регистра инстру ределяется наибольшим числом тарных операцийив вычи функции или числом инструкци выполнению этих элементарны ций.Структураставлена на,Операционная часть имеет следуюую структуру: О-й разряд содержи. 7 . хтр 13 п,45 признак выполняемой операции (выполняется операция , С операция 5 ), 1-й и 4-й разряды - признаки вхождения первого и второго операндов соответственно ( - без инверсии, О - с инверсией), 2 й, 3-йГ н3и 5-и, 6-и разряды - признаки принадлежности первого и второго операндов соответственно (11 - операндпринадлежит х;1, О - операнд при рнадлежит ур 01 - операнд является промежуточным результатом).Адресная часть имеет следующуюструктуру: разряды 1 - ш первогоадреса и разряды 1 - ш второго адреса (ш = 1 о 8 Рр где и - число, Равноенаибольшему номеру входных или выходных переменных) содержит адрес.(номер) первого и второго операндовсоответственно. 20Алгоритм работы устройства дляреализации логических функций представлен на фиг7 и поясняет последовательность выработки управляющих/сигналов 1 -Тю, а также действия, 25производимые по этим сигналам втсоответствующих блоках устройства.Блок 16 синхронизации (фиг. 8)содержит генератор импульсов 57,триггер 58, элементы И 59 а и 59 эле.г,эле. 50мент задержки 60, генератор тактовыхимпульсов 61 инверторы 62 и 62г,группу элементов И 63.Устройство работает следующим образом.Апгоритм работы устройства осно 35ван на выполнении следующей последо-,вательности операций, обеспечивающейвычисление только .тех логическихфункций из системы логических функ40ций (СЛФ) р в которые входят переменные, изменившие свои значения: У, йт) = а, х (, ),= 1, и;У ( ) р 1 яЯреВУ (С) р 2 =р ш Я 2 6 А2 ( 11, ш, АчВ = С АЯВ = И где 1, - время начала выполнения 50очередного к-го шага решения уравнений;х - входные переменные;у - выходные переменные;А вмножество индексов выходных 55ипеременных, вычисляемых на;данном к-м шаге и изменяю- ,щих свои значения;р- множество индексов выходныхпеременных, переданных ск-го шага, и выходных переменных, вычисляемых наданном к-м шаге, но не изменяющих свои значения;С - множество индексов выходныхпеременных, в которые входятпеременные, изменившие своизначения.Для определения решаемых на текущем шаге работы устройства логических функций необходимо фиксировать старые и новые состояния входных и выходных:. переменных, для чего вводятся векторы, р 7. И Ъ 7 х),3 п, ы у и+13 п+шУ Г чьтю .( 13и + ш 13 7 у, п+ 13 п+ш 1 т р Значения элементов векторов тат и чст чхранятся в разрядах регистров 4, 5 и2, 3 соответственно, Векторы ю исть 7 состоят, каждый из двух компонент: сст Ь 1 ь 7х УИз менение значений входных переменныххр поступивших в начале текущегошага, по отношению к входным переменным х , сохранившимся с предьтдущего шага, а также изменение значений выходных переменных у , сформи -нрованных в конце предшествующего шага и переданных на текущий шаг, поотношению к выходным переменным устохранящимся с предшествующего шага(с момента передачи уу на предст йшествующем шаге), определяют отличные от О значения элементов компонент х;и у вектора т 77ии.ер и + и. Переменные, измейившие свои значения по отношению к предшествующим значениям, фиксируются единицами в разрядах регист