Цифровой функциональный преобразователь (варианты)

регйстре 4 и блоке 9 памяти (вовтором варианте в сумматоре-вычитателе 50, регистре 52 и блоке 56памяти). Соотношение Х в первомварианте вычисляется в сумматоре 2,регистрах 5-6 (во втором варианте5в сумматоре 51, регистре 53 и блоке 55 сдвига). Соотношение 1 в первом варианте вычисляется в сумматоре 3, регистрах 7-8 (во втором ва"рианте в сумматоре 51, регистре 54 10 и сдвигателе 55). Анализ значения2 0 выполняется в первом вариантев блоке 10 анализа (во втором ва"3рианте в блоке 60 сравнения).Значение показательной Функции 15хположительного аргументат.е. Апосле окончания. процесса вычислениянаходится в регистре 5 (регистре 53для второго варианта), значение по.казательной функции отрицательногоаргумента, т.е, А " находится в регистре 7 (регистре 54 для второго .варианта). Основание А показательнойФункции определяется логарифмами кон.стант, о . 25Вычисление укаэанных Функций впервом варианте функционального пре"образователя вьнтолняется следующимобразом.Первоначально в регистр 4 вводится значение аргумента Х, в регистр 5вводится значение Хо= 1, в регистр 7вводитсязначение коэффициента 1/К=0,2097368 (ввод двух последнихзначений может производиться структурным путем при помощи соответствукщей коммутации шины управляющеговхода на каждом разряде регистра 5или 7 и подачи на эту шину установочного импульса, например стартовогоимпульса). Значение Х и (о (и аоответственно Х. и У в конце каждойитерации) переносится из регистров 5и 7 соответственно в регистры 6 и 8.Затем подается стартовый импульсна вход 17 и с выхода блока 13 управ ления выдается последовательность.тактовых импульсов для выполненияначальной итерации, в которой производится вычитание из аргумента Х начальной константы (например константы д = 0,7809512 для экспоненциальной функции иэ блока 9 па"ияти. Послепрохождения и + тактовых импульсов,где гп - число дополнительных защитныхразрядов регистров, в регистре 4 содержится значение 2 , а с третьеговыхода дешифратора 34 блока 13 управления выдается импульс конца начальной итерации, который, поступаяна второй вход блока 10 айалиэа,разрешает произвести сравнение по.лученного значения 20 с нулем и получить значения операторов с( г дляследующей (первой) итерации. Внаследней с выходов блока 13 управления выдается последовательность 65 тактовых импульсов продвижения содержаний регистров 4-8 на соответствующие входы сумматора-вычитателя 1 и сумматора 2-3, С первого и второго выходов блока 10 анализа подаются на элементы И 11-12 сигналы, со" ответствующие значениям оператораи его инверсии , т.е. в одной итерации открыт только один иэ этих элементов, Значения с, разрешающие открытие элементов И 11-12, подаются только на время продвижения информации и отсутствуют во время сдвига.Значение . определяют при з".=+1 вычитание 3 сумматоре-вычитателе 1, и сложение при у " -1. В начальной и первой итерации сдвиг значени) Х) и У не производится. Во второй итерацйи производится. сдвиг на один разряд (т.е, подается один импульс сдвига) . В третьей итерации производится.сдвиг на два разряда (т.е. подаются два импульса сдвига) и т.д, Значения 2, Х и. У .в любой-й3итерации поступают йа входы сумматора-вычитателя 1 и сумматоров 2-3 на на другие входы которых подаются со- ответственно очередная константа с( из блока 9 памяти и значение иэ регистра 6 или 8 (в зависимости от значения),Эти значения суммируются или вычйтаются в сумматоре-вычитателе 1 или в сумматоре 2 или З.Результаты операции с выходов сумматоравычитателя 1 или сумматоров 2-3 записываются младшими разрядами вперед в освобождающиеся при сдвиге старшие разряды регистров 4,5 и 7 и прод" вигаются к их началу (в сторону младших разрядов). После выполнения п +о тактов в регистрах 4, 5 и 7 содержатся результаты -й итерации, а в регистрах 6 и 8 содержатся нулевые значения. С второго выхода дешифратора 34 блока 13 управления выдается импульс конца итерации, который переводит триггер 35 блока 13 управления в нулевое состояние и на выходе элемента И 38 появляется импульс (импульсы) сдвига, которые сдвигают записанные в,регистре 6 и 8 очередные значения Х и У . По.последнему импульсу сдвига вырабатыва" ется на первом выходедешифратора 34 импульс начала итерации, который переводит триггер 35 в единичное состояние и вышеописанный процесс повторяется, После выполнения питераций (не считая начальной) на четвертом выходе дешифратора 34 появляется импульс конца вычисления, генератор 32 тактовых импульсов останавливается и процесс вычисления закончен.В регистре 4 находится нулевое значение, в регистре 5 находится значение показательной функции с положительным аргументом, в регистре-0,2675248 То же 7 находится значение показательной Функции с отрицательным аргументом,Вычисление. указанных Функций во втором варианте функционального преобразователя осуществляется сле-. дующим образом, 5Первоначально в регистр 52 заносится значение аргумента Х, в регистр 53 - значение единицы, а в регистр 54, - значение 1/К, подаетя стартовый импульс и с выхода блока 61)0 управления выдается последователь. - ность тактовых импульсов для выполнения начальной итерации, в которой производится вычитание начальной константы с(. 0,7809512 из аргумента Х.15 После выполнения тактов в регистре 52записано значение Ео, по которому в блоке 61 управления определяются операторы с), и З. для следующей:(первой) ит 3 раци 3. ПРи У. ),О,Ч,+1-Эьр 1 20 :и значение Х с выхода регистра 53 через коммутаторы 57-58 (на которые подаются сигналы разрешения с выходов блока 61 управления) записы,ваются в сумматор 51 и блок 55 сдвига.)из блока 56 памяти иэ предыдущего значения 2 содержания, регистра 52, а в сумматоре 51. производится сложение содержания Х) из регистра 53. и содержания Х 2 иэ блока 55 353сдвига (в первой итерации сдвиг не производится, т,е. Х 0 2 О). Результаты операции.с выхода сумматора-вы.читателя 50 записываютса младшими разрядами вперед в освобождающиеся -4 при сдвиге старшие. разряды регистра52 ипродвигаются к его началу (в сторону младших разрядов). Результаты операции с выхода сумматора 51 через коеааутатор .59 (на который подается .разрешающий сигнал с. выходаблока 61 управления). записываются, мщдюими разрядами вперед в освобождающиеся при сдвиге старшие разряди регистра 53 и продвигаются к его началу (в сторону младших разрядов)В конце итерации в регистре 52 находится новое значение 2 +1, в регистре 53 - новое значейве Х , в регистре 54 - старое55 0Ос 7809512-0,0790488 Ф езначение У +=ч , .а в блоке 55 сдвига находится нулевое значение. Затем по импульсу конца итерации определяются новые значения операторов с и 7 +, Например, прн Х0 Э,1 - -1 й с, = О, при этом содержание У регйстра 54 через ком-. мутаторы .57-58 (на которые подаются сигналы разрешения с выходов блока 61 управления )записываются в сумматор 51 и блок 55 сдвига. С выхо да блока 61 управления на управляющий вход блока 55 сдвига выдается последовательность тактовых импуль" сов сдвига (в начальной ипервой итерациях импульсы сдвига не .выдаются, во второй итерации выдается один импульс сдвига, в третьей итерации выдается два импульса сдвига и т.д.). Вышеописанный процесс повторяется, за исключением; когда результаты операции с выхода сумматора 51 записываются младшими разрядами вперед через коммутатор 59;. (на который подается .сигнал разрешения с выхода блока 61 управления) в освобождающиеся при сдвиге Старшие разряды регистра 54 ипродвигаются к его началу. В этом случае значение Х = Х в регистре 53 ос+1тается беэ изменения., а в Рьгистрах 52 и 54 содержатся новые значенияи У 1 соответственно,После выполнения (и+1) итераций (не считая начальной) в регистре 52 находится нулевое значение,в ре гистре 53 находится значение показательной функции положительного. аргумента, а в регистре 54 находит" ся значение показательной Функции отрицательного аргумента. Процесс вычисления закончен и блок 61 управ-ления прекращает выдачу тактовых импульсов. Работа двух вариантов данного функционального преобразователя проверена путем моделирования на ЦВИ общего назначения. Аргумент Х изменяется на одну единицу младшего двенадцатого двоичного разряда в пределах 08 Х 1,6.,В таблице приведен один.иэ примеров вычисления показательных Функ ций прн основании е (т.е, экспоненциальных Функций) для значения.арее гумента Х = 0,86. еее еее 1 0,2097368"0,0647928 -1 0,0467784 -1 -0,0121128 . 1 0,0181984 1 .0,0028128 1 -.0,0.049392 . 1Моделирование подтвердило рабо : тоспособность, высокое быстродейст,;вне с заданной точностью вычисления двух.функций. Иэ приведенного в таб.лице примера видно, что погрешность -вычисления значительно меньше единицы :двенадцатого младшего двоичного разряда в,Погрешность вычисления показатель,ных Функций (иапример, е" и е-" ) в данием. Функцйоналъном преобразователе определяется длиной разрядной сет.ки аргумента и при выполнении и+1 .итераций и при использовании е=би"(дополнительных защитных разрядов2 для комйеисации погрешности усечения чисел при их сдвиге, всегда 60 меиъще едкиици последнего младшего разряда и, что подтверждается результатами моделирования.Максимальное время вычисления одновременно двух укаэанных Функций в 65 2,320312 0,4178350.2356567 . 04 78350 2,361169 0,4227443 2, 3.61169 0,4231571 2,362322 0,4231571В 2,362899 0,4231571: 2 э 3631870,4231571 2,363160 0,4231620 0,000027 -0,0000049 обоих вариантах. данного Функциональ" ного преобразователя для параллельного принципа работы (при применении параллельных сумматоров н матричных сдвигателей) равно в двоичных тактах12(п+1),а для .последовательногопринципа работы (при применении одноразрядных сумматоров .и регистров сдвига) равно в двоичных тактахТ.л 2 мт+ 1 н 21),.(о+1)По быстродействию оба варианта Функционального преобразователя одинаковы, таК как благодаря особенности предложенногоалгоритма вычислейия в каждой итерации для Х( и У выполняется только один.сдвиг и одно сложение, а для другого операнда. пропускаются. Реализованный в данном функциональном преобразователе ал19 1 О 1 горитм вычисления обеспечивает сходимость итерационного процесса (т.е, обеспечения заданной точности вычисления для всего диапазона изменения аргумента) за иитераций, а не 2(п) итерации, как в других известных итерационных устройствах, т.е. позволяет повысить быстродействие.Данный функциональный преобразователь позволяет вычислять показательные функции для любого основания,которое определяется набором констант (значения логарифмов по данному основанию) и начальными условиями (д).Эффективность изобретения заключается в расширении Функциональных возможностей, устройства, так как позволяет за то же самое время 5375 2 О(и даже меньше) при сравнимых аппаратурных затратах одновременно вы-:числить две показательные Функции сотрицательным и положительным аргументом.Второй вариант Функциональногопреобразователя по сравнению с егопервым вариантом обеспечивает сокращение аппаратурных затрат (поскольку он проще на один сумматор.10 и регистр сдвига).Первый вариант функциональногопреобразователя по сравнению с еговторым вариантом в случае, экстремальных условий эксплуатации обла" 15 дает большей надежностью, посколькусодержит меньшее количестВо элементов И.Поэтому его использованиецелесообразно для бортовой аппаратуры.1015375 УФ ОР Составитель В Техред С.Мигун ввеввТираж 706 дарственного ко изобретений И ква, Ж, РаЗейцельона корректор И.Ш Филиал ППП фйатент, г. Уагород, Ул. Проектная Редактор А.ВласенкоееввеееевееееевеееееЗаказ 321 б/451 оспо делам.113035, Мо Водлисноемитета СССРоткрытийушская наб., д. 4/5рого соединен с третьим информационным входом записи начальных условий устройства, второй информационный вы" ход результата которого соединен с вторим разрядныи выходом четвертого регистра, вход блока управления соединен с входом запуска устройства.2. Преобразователь по п,1, о тл и ч а в щ и й с я тем, что блоканализа. содержит элемент сравнения,триггер, первый, второй, третий ичетвертый элементы И, причем информационный вход элемента сравнениясоединен с первым входом блокаанализа, второй вход которого соединен с первыми информационнымивяодаМи первого и второго элементов И, выходы которых соединены соответственно с первым и вторым входами триггера, прямой и инверсныйвыходы которого соединены с первымиинформационными входами соответственно третьего и четвертого элементов И, вторые информационные входыкоторых соединены с третьим входомблока анализа, первый и.второй выходы которого соединены с выходамисоответственно третьего и четвертогоэлементов И, третий выход блока анализа соединен с прямым выходом триг"гера,3, Преобразователь по п.1, о тл и ч а в щ и й с я тем, что блок управления содержит генератор тактовых импульсов, счетчик, дешифратор, первый и второй триггеры, первый, второй и третий элементы и, первый, .второй и третий элементы ИЛИ и .элемент задержки, причем выход генератора тактовых импульсов соединен со счетно входом счетчика и первыми информационными входами первого и второго элементов И, выход счетчика .соединен с управляющим входом дешифратора, первый информационный выход которого соединен с первым информационным входом первого эле-.мента ИЛИ, Выход которого соединено первым информационным входом первого триггера, прямой и инверсный выходы которого соединены с вторы-: Ми информационными.входами соответ-, ственно первого и второ 1 о элемен" тов И, второй информационный вход триггера соединен с вторым информационным выходом дешифратора и первым информационным входом второ- . . го эдемета ИЛИ, второй информационя 9 й вход которого соединен с тре- .тьим информационным выходом дешифратора,. уцравлявщий выход которого .соединен с .установочными входами счетчика и генератора тактовых импульсов, вход запуска которого соединен с выходом элемента задержки, вход которого соединен с входом блока управления, вторым информа" ,ционным входом первого элемента ИЛИ и первым информационным входом вт 6- рого триггера, второй информационный вход которого соединен с третьим выходом дешифратора, прямой выход второго триггера соединен с первьан. информационным входом третьего элемента И, выход которого соединен с первым информационным входом третьего элемента ИЛИ, второй информационный вход которого соединен с выходом второго элемента И, выход второго элемента ИЛИ соединен с пер. вым выходом блока управления, второй выход которого соедкнен с прямым выходом первого триггера, выход,первого элемента Исоединен с вторым информационным входом третьего элемента И и третьим выходом блока управления, четвертый выход которого соединен с выходом третьего элемента ИЛИ, выход третьего элемента И соединен с пятым выходом блока управления, шестой выход которого соединен с выходбм третьего элемента ИЛИ.4, цифровой Функциональный преобразователь, содержащий сумматорвычитатель, суысатор, первый, второй и третий регистры, блок памяти, первый и второй коммутаторы, блок сравнения. и блок управления, причем первый разрядный выход первого регистра соединен с первым информационным входом сумматора-вычитателя, выход которого соединен с первым информационным входом первого регистра Второй информационный вход которого соединен с первым информационным входом записи начальных условий устройства, информационный выход блока памяти соединен с вторым информационным входом сумматора-вычитателя, информационный вход блока сравнения соединен с вторым разряднымвыходом первого регистра, информационный вход второго регистра соединен с вторым информационным входом записи начальных условий устройства, первыйразрядный выход которого соединен с первым информационныч выходом результата устройства, второй информационный выход результата устройства соединен с первым разрядным выходом третьего регистра, первый .информационный. вход которого соединен с третьим информационйым входом записи начальных условий устройства., о т л и ч а ющ и й с я тем, что, с целью расширения Функциональных возможностей устройства путем увеличения количества одновременно вычисляемых Функций, содержит сдвигатель и тре тий коммутатор, причем первый выход блока управления соединен с управляющим входом первого регистра и управляющим входом блока памяти, второй выход блока управления соединен с управляющим входом второго регистра, второй разрядный вбаод которого соединен с первыми информационными входами первого и второго коммутаторов, вторые инфор.мационные входы которых соединены с вторым разрядным выходом третье-. го регистра, управляющий вход кото-рого соединен .с третьим выходом блока управления, четвертый выход которого соединен с управляющим входом сдвигателя, разрядный. выход которого соединен с первым информационным входом сумматора, второй информационный вход которого соединен с информационным выходом первого ком-. ,мутатора, первый управляющий вход которого соединен с.пятым выходом блока управления и первым управлякщим входом третьего коммутатора, второй управляющий вход которого соединен,с шестью выходом блока управ-. ления и вторым управляющим входом . первого коммутатора, седьмой выход блока управления соединен с первым управляющим входом второго коммутатора, второй управляющий вход ко-, торОго соединен с восьмым выходом . блока уиравлеиия, девятый выход которого соединен с управляющим вхо:дом. сумматора-вычитателя:, нь 1 ход сумматора соединен с информационным входом третьего коммутатора, первый: информационный выход которого сое,динен с вторым информационным вхо.дом третьего регистра, второй инФормационный выход третьего коммутатора соединен с вторый информациониьи входом второго регистра, инфор-. мационный: выход второго коммутатора соединен с информационным входом блока сдвига, первый и второй выходы блока сравнения соединены с первым и вторим входом блока"управления, третий вход. блока управления соединен с. входом запуска устройства.5, Преобразователь по п,4, о т - .л и ч а в. щ И й с. я .тем, что блок управлениясодержит генератор тактовйх импульсов, счетчик, дешифратор, первый, второйр третий, четвертый и пятый триггеры,.с первого по одиннадцатый элементы И, первый, второй, третий и четвертый элементы ИЛИ и элемент задержки, причем выход генератора тактовых. импульсов соединен со счетным входом. счетчика и первьжз информационными входами перводо и второго элементов И, второй информационный вход второго элемента Й соединен с. инверсным выходом первого триггера, прямой. выход которо- го соединен с вторым информационньи входом первого элемента И, выход которого соединен с первью ныходом блока управления и первым информационным входом третьего элемента И, второй информационный входкоторого соединен с прямым выходом второго триггера, первый инфьрмационный вход которого соединен с первым информационным входом первого элемента ИЛИ, входом элемента задержки и входрм запуска блока управ-ления, первый информационный выход дешифратора соединен с вторым .информационным входом первого элемента ИЛИ и первыми информационными входами четвертого и пятого элементов И, первый инФормационный вход второго элемента ИЛИ соединен с вторьм инФормационным. выходом дешифратора, выход третьего элемента ИЛИ соединен с первыми информационными входами третьего и четвертого регистров, . вторые информационные входы которых соединены с выходами соответствен- . но четвертого и пятого элементов И, вторые информационные входы кото- рых соединены соответственно с прямыми и инверсными выходами пятого триггера, первые информационные входы шестого, седьмого, восьмого и девятого элементов И соединены с выходом нторого элемента ИЛИ, пер-. вый инФормационный вход которого. соединен с первым информационным входом первого триггера, второй информационный вход которого соединен с выходом первого элемента ИЛИ, второй информационный вход третье:- го элемента ИЛИ соединен с выходомдевятого элемента И, третий выходдешифратора соединен с вторыми информационньми нходами нторого триггера и второго элемента ИЛИ, выходэлемента задержки соединен с первым.управляющим входом генератора.такто-.вых импульсов, второй .управляющийвход которого соединен с управляющим выходом дешифратора и устаионочньщ входом счетчика, информационный " выход которого соединен с входомдешифратора, выход второго элемента И соединен с первым информацион-ным входом четвертого элемента ИЛИ,второй информационный вход которогосоеднней" с первыми информационнымивходами десятого и одиннадцатогоэлементов И и выходом третьего эле- .мента И, нрямые выходы третьего ичетвертого триггеров соединеныс вторыми информационными входамидесятого и одиннадцатого элементов И,выходы которых .соединены соответственно с вторым и третьим выходами блока управления, четвертый выходкоторого соединен с.ныходом четвертого элемента ИЛИ, пятый и шестой ныходы блока управления соединеныс вторыми информационными входамисоответственно десятого и одиннадцатого элементов И, седьмой выход блока управления соединен с выходом шестого элемента И, второй информа1015375 циоииый вход которого соединен с прямьм выходом пятого триггера, восьмой выход блока управления сое динен с выходом седьмого элемента И, второй информационный вход которого соединен с инверсным выходом пятого 11Изобретение относится к цифровой вычислительной технике и может быть использовано для аппаратной реализации операции вычисления показательной Функции в специализированных вычислительных устройствах.Известно устройство для вычисления Функции у = еф, содержащее счетчик, счетчик-регистр, схемы запрета и схему сборки 113.0Недостатком этого устройства являвтся то, что оно предназначено только для вычисления функции с положительным аргументом.Известно устройство для вычисления экспоненциальной Функции, содержащее сумматоры, регистры, блок памяти и блок управления 2 3.Недостатком этого устройства яв-ляется невозможность одновременно вычислять две функции (положительно= 20 го и отрицательного аргумента) и не-, обходимость повторять все итерации, что увеличивает в два раза время вычисления.Наиболее близким по технической 25 сущности и достигаемому результату к предлагаемому является устройство для вычисления экспоненциальной Функ ции, содержащее два одноразрядныхсумматора-вычитателя, три регистра, блок оДносторонней памяти, два элемента И, блок определения знака и блок анализа сходимости (блок срав, нения), блок сброса, блок повторения итераций и блок управления 1.3 3.Недостатком этого устройства является то, что оно предназначено только для вычисления экспоненциальной функции положительного аргумента, т.е. Ограничено число вычисляемйх функций, кроме того, это 40устройство для ряда значений аргуйентов не обладает высоким быстродействием, так как в нем необходимо повторять по два раза ите-, рации с номерами 3,5,7 и т.д. 45Цель изобретения - расщирение Функциональных возможностей устройства эа счет увеличения количества одновременно вычисляемых функций путем Одновременного вычисления по каэатевьной Функции ,например, экспотриггера, прямой выход которого соединен с девятым выходом блока управления, вторые информационные входы восьмого и девятого элементов Исоединены соответственно с первым и вторым входами блока управления. 2неиты) как положительного, так и отрицательного аргумента.Поставленная цель достигается тем, что по первому варианту в устройство, содержащее сумматор-вычитатель, первый сумматор, первый, второй и третий регистры, первый и второй элементы И, блок памяти и блок управления, причем первый разРядный выход первого регистра соединен с первым информационным входом сумматора-вычитателя, выход которого соединен с информационньм входом первого регистра, второй информационный вход которого соединен с первым ин-. формационньщ входом записи начальных условий устройства, информационныйвыход блока памяти соединен с вторыминформационным входом сумматора-вычитателя, первый разрядный выходвторого регистра соединен с первыминформационным входом сумматора, выход которого соединен с первым инФормационным входом второго регистра, второй информационный вход которого соединен с вторым информационным входом записи начальных условийустройства, первый ивформационныйвыход результата которого соединенс вторым разрядным выходом второгорвгистрапараллельный выход которого соединен с информационным входом третьего регистра, дополнительновведены второй сумматор, четвертыйи пятый регистры и блок анализа,причем первый разрядный выход чет-.вертого регистра соединен с первыминформационным входом второгосумматора, выход которого соединен с первым информационным входом четвертогорегистра, параллельный выход которого соединен с информационным входом пятого регистра, разрядный выход которого соединен с первым инФормационным входом второго сумматора, разрядный выход третьегорегистра соединен с первым информаци-онным входом второго элемента И,выход которого соединен с вторым информационным входом первого сумматора, второй информационный входвторого элемента И соединен с первымвыходом блока анализа, второй выход1015375, которого соединен с вторым информационным входом первого элемента И,второй разрядный выход первого регистра соединен с первым входом блока анализа, второй вход которогосоединен с первым выходом блока управления, второй выход которого соединен с третьим входом блока анализа,третий. выход которого соединен с управляющим входом сумматора-вычитателя, третий выход блока управления 1 Осоединен с установочными входамиблока памяти и первого регистра,четвертый выход блока управлениясоединен с установочным входом третьего регистра, пятый выход блока.управления соединен с установочными входами второго и четвертого регистровшестой выход блока управления.соединен с установочным входом:четвертого регистра, второй информационный вход которого соединен стретьим информационным входом залясы начальных условий устройства,второй информационный выход результата которого соединен с вторым разрядным выходом четвертого регистра,вход блока управления соединен с входом запуска устройства. Блок анализа содержит элемент сравнения, триггер, первый, второй, З 0 третий и четвертый элементы И, причем инФормационный вход элемента сравнения соединен с первым входом блока анализа, второй вход которого соединен с первыми информационными 35 входами первого и второго элементов И, выходы которых. соединены соответственйо с первым и вторым входами триггера, прямой и инверсный выходы которого соединены с первыми информационными входами соответственно третьего и четвертого эле-. ментов И, вторые инфоРмационные входы которых соединены с третьим входом блока анализа, первый и второй.выходы которого соединены с выходами соответственно третьего и четвертого элементов И, третий выход блока анализа соединен с прямым выходом триггера,50Блок управления устройства содержит генератор тактовых импульсов, счетчик, дешифратор, первый и второй триггеры, первый, второй и третий элементы И, первый, второй и третий элементы ИЛИ .и элемент задержки., причем выход генератора тактовых импульсов соединен со счетным входом счетчика и.первыми информационными входами первого и второго60 элементов И, выход счетчика соединен с управляющим входом дешифратора, первый информационный выход которого соединен с первым информационньак входом первого элемента ИЛИ, 65 выход которого соединен с .первым информационным входом первого тригге-. ра, прямой и инверсный выходы которого соединены с вторыми информационными входами соответственно первого и второго элементов И, второй информационный вход триггера соединен с вторым информационным выходом дешифратора и первым информационным входом второго элемента ИЛИ, второй информационный вход которого соединен с третьим информационным выходом дешифратора, управляющий выход которого соединен с установочными входами счетчика и.генератора тактовых импульсов, вход запуска которого соединен с выходом элемента за- держки, вход которого соединен .с входом блока управления, вторым инФормационным входом первого элемента ИЛИ и первым информационным входом второго триггера, вТорой информационный вход которогО соединен с третьим выходом дешифратора прямой выход второго триггера соединен с первым информационным входом третьего элемента И, выход которого сое" динен с первым информационным входом третьего элемента ИЛИ, второй информационный вход которого соединен с выходом второго элемента И, выход второго элемента ИЛИ соединен с .первым выходом блока управления, второй выход которого соединен с прямым выходом первого .триггера; выход первого элемента И соединен С вторым информационным входом тре" тьего элемента И и третьим выходом блока управления, четвертый выход которого соединен с выходом третьего элемента ИЛИ, выход третьего элемента И соединен с пятым вЫ- ходом блока управления, шестой выход которого соединен с выходом, трет тьего элемента ИЛИ.Поставленная цель достигается тем, что (по второму варианту) в устройство, содержащее сумматорвычитатель, сумматор, первый, вто рой и третий регистры, блок. памяти, первый и 9 второй коммутаторы, блок сравнения и блок управления, причем первый разрядный выход первогО регистра соединен с первым информационным входом сумматора-вычитателя, выход которого соединен с первым информационным входом первого регистра, второй информационный вход которого соединен с первым инФормационным входом записи начальных .условий устройства, информационный выход блока памяти соединен с вторым информационным входом сумматора-вычитателя, информационный вход блока сравнения соединен с вторым разрядным выходом первого регистра, информационный вход второго регистра соединен с вторым ин 1015375.Формационным входом записи начальныхусловий устройства, первый разряд. Ный выход которого соединен с пер,. Вым информационным выходом результа та устройства, второй информационный выход результата устройства . 5соединен с первьм разрядным выходомтретьего регистра, первый информационный .вход которого соединен стретьим информационным входом записиначальных условий устройства, допоЛнительно введены сдвигатель итретий коммутатор, причем первыйвйход блока управления соединен с.управляющим входом первого регистра и управляющим входом блока памяти, второй выход блока управлениясоединен с управляющим входом второго регистра, второй разрядный выход которого соединен с первыми ин Фюрмационными входами первого и второго .коммутаторов, вторые информационные входы которых соединены свторым разрядйым выходом третьегорегистра, управляющий вход которогосоединен с третьим выходом блока .управления, четвертый выход которого соединен с управляющим входомсдвигателя, разрядный выход которо:. го соединен с первым информационным входом сумматора, второй инфор"мационный вход которого соединен с ,инФормационным выходом первого коммутатора, первый управляющий входкоторого соединен с пятым выходомблока упразления и йервым управляющим "входом третьего коммутатора, второй 35 управляющий вход которого соединен ., с шестым выходом блока .управленияи вторю управляющим входом первого , коммутатора, седьмой выход блокауправления соединен с первым управ : ляющим входом второго коммутатора,второй управляющий вход которогосоединен с восьмым выходом блока уп .равления, девятый. выход которого сое"динан с управляющим входом сумматора-вычитателя, выход сумматора соединен с информационным входом третьего коммутатора, первый информационный эыход кьторого соединен с вторыа информационным входом третьегорегистра, второй информационный выше третьего .коммутатора соединен . "с вторым информационным входом второго регистра, информационный вы , мод второго коммутатора соединен синФормационныа входом блока сдвига,первый и второй Выходы блока сравнения соединены с первым и вторымвходом блока управления, третийвход блока управления соединен свходом запуска устройства.Блок управления содержит гечера тор тактовых импульсов, счетчик,.дешифратор, первый, второй, третий,четвертый и пятый триггеры, с первого по одиннадцатый элементы И, 5 первый, второй, третий и четвертый элементы ИЛИ и элемент задержки,причем выход генератора тактовыхимпульсовсоединен со счетно входом счетчика и первыми информационными входами первого и второго элементов И, второй. информационныйвход второго элемента И соединен синверсным выходом первого триггера,прямой выход которого соединен свторык информационныч входом пер"вого элемента И, выход которогосоединен с первым выходом блока управления и первым информационныщвходом третьего элемента И, второйинформационный .вход которого соединен с прямым выходом второго тригге-ра, первый информационный вход которого соединен с первые информационнымвходом первого элемента ИЛИ, входомэлемента задержки и входом запуска.блоха управления, первый информационный выход дешифратора соединен с.вторьм информационным входом первогоэлемента ИЛИ и первыми информационными входами четвертого и пятого элементов И, первый информационный входвторого элемента ИЛИ .соединен с вторьп информационным "вмходом дешифра.тора, выход третьего элемента ИЛИсоединен с первыми информационвымйвходами третьего и четвертого регистров, вторые информационные входыкоторых соединены с выходами соответственно четвертого и пятого элементов И, вторые информационные входысоторых,соединены соответственно сярямыми и инверсными выходами пятого триггера, первые информационныевходы шестого, седьмого, восьмого идевятого элементов И. соединены с выходом второго элемента ИЛИ, первыйинформационнМй вход которого соединен с первым информационным входомпервого триггера, второй информа.ционный вход которого соединен с вы-.ходом первогО элемента ИЛИ, второйинформационный.:вход третьего элемента ИЛИ соединен с выходом девятогоэлемента И, третий выход дешифратора соединен с вторыми информацион;ными входами второго триггера ивторого элемента ИЛИ, выход элемента задержки соедийен с первым упраьляющим.входом генератора тактовыхимпульсов, второй управляющий входкоторого соединен с управляющим выходом дешифратора и установочныевходом счетчика,. информационный выход которого соединен с входом де,шифратора, выход второго эле.мента И соединен с первым информационным входом четвертого элементаили, второй йнформационный вход которого соединен с .первыми информационными входами десятого и одиннад,цатого элементов И и выходом .третьего элемента И, прямые вьходытретьего и четвертого триггеров соединены с вторыми информационнымивходами десятого й одиннадцатогоэлементов И, выходы которых соединены соответственно с вторым и третьим выходами блока управления, четвертый выход которого соединен с выходом четвертого элемента ИЛИ, пятыйи шестой выходы блока управления соединены с вторыми информационнымивходами .соответственно десятого и 10одиннадцатого элементов И, седьмойвыход блока управления соединен свыходом шестого элемента И, второйинформационный вход которого соединен с прямым выходом пятого тригге. - 15ра, восьмой выход блока управлениясоединен с выходом седьмого элемента И, второй информационный входкоторого соединен с инверсным выходом пятого триггера, прямой выходкоторого соединен с девятым выходомблока управления,.вторые информационные входы. восьмого и девятого .элементов И соединены соответственнос первым и вторым входами блокауправления.Такое конструктивное решение (дваварианта) позволяет одновременно вычислять две показательные функциис положительным и отрицательным значением одного аргумента и повыситьбыстродействие за счет исключенияповторения итераций.Сумматоры и сумматоры-вычнтатели,блок анализа и блоки определениязнака псевдочастного и анализа 35сходимости являются эквивалентны ми в предлагаемом функциональномнреобразователе и известном устрой-.стве. Блок сброса прототипа введен.в блок управления функционального 40преобразователя.На Фиг,1 представлена структурная.схема первого варианта преобразователя; на фиг.2 - структурная схемаблока анализами на Фиг.3 - структурная схема блока управления; на фиг.4 временные диаграммы, иллюстрирующиеработу блока управления.На Фиг,5 приведена структурнаясхема второго варианта цифровогоФункционального преобразователя;на Фиг.б - структурная схема первогоили второго коммутаторов; на фиг.7структурная схема третьего коммутатора; на Фиг,8 - структурная схема блока управления; на фиг.9 55временные диаграммы, иллюстрирующиеработу блока управления,Цифровой Функциональный преобразователь по первому варианту (фиг.1)содержит сумматор-вычитатель 1, 60первый и второй сумматоры 2 и 3, спервого по пятый регистры 4-8, блок 9памяти, блок 10 анализа, первый ивторой элементы И 11 и 12 и блок 13управления, первый, второй и третий 65 входы устройства 14-16, вход 17 запуска устройства, первый и второй выходы 18 и 19 устройства.Блок 10 анализа (фиг.2) содержит элемент 20 сравнения, двух кодов (код содержания регистра 4 и код нуля), триггер 21, с первого по четвертый элементы И 22"25, первый, второй и третий входы 2628 блока, с первого по третий выходы 29-31 блока.Блок 13 управления для последовательного принципа вычислений (Фиг.З) содержит генератор 32 тактовых им" пульсов, счетчик 33, дешифратор 34, первый и второй триггеры 35 и 36, с первого по третий элементы И.37-39, с первого по третий элементы ИЛИ 40-42, элемент 43 задержки, вход 44 запуска блока с первого по пятый выходы 45-49 блока управления, шестой выход 49 а блока управления.Цифровой функциональный преобразователь по второму варианту (фиг.5) содержит сумматор-вычитатель 50, сумматор 51, с первого по третий,регистры 52-54, сдвигатель 55, блок 56 памяти, с первого по тре тий коммутаторы 57-59, блок 60 сравнения, блок 61 управления, с первого по третий входы 62-64 устройства, вход запуска 65, первый и второй информационные выходы 66 и 67устройства.Коммутаторы 57 и 58 (Фнг,б)содержат первый и второй элементы И б 8и 69, первый и второй информационные входы 70 и 71, первый и второйуправляющие входы 72 и 73, выход 74коммутатора. Коммутатор 59 (фиг,7) содержит первый и второй элементы И 75 и 76,информационный вход 77, первый ивторой управляющие входы 78 и 79,первый и второй выходы 80 и 81 коммутатора.Блок 61 управления (фиг.8) для последовательного принципа вычисления содержит генератор 82 тактовых импульсов, счетчик 83, дешифратор 84; с первог 9 по пятый триггеры 85-89, с первого по одиннадцатый элементы И 90-100, с первого по четвертый элементы ИЛИ 101-104, элемент 105 задержки, вход 106 запуска блока, первый и второй входы 107 и 108 блока, первый-девятый выходы 109-117 блока.Первый вход 14 цифрового функционального преобразователя (фиг,1)для аргумента Х соединен с входом регистра 4. Второй вход 15 для начальной установки единицы в регистр 5 соединен с входом последнего.Третий вход 16 для начальной установки коэффициента 1/К в регистр 7 соединен с его входом. Четвертый вход 17 для стартового импульсасоединен с входом блока 13 управления. Первый выход 18 функциональ"ярго преобразователя для функции А"является выходом регистра 5. Второй: выход 19 Функционального преобразоЗателя для функции Аявляется вы,ходом регистра 6,Сумматор-вычитатель 1 и сумматоРМ 2-3 (Фиг.1) могут быть реализо,ваны либо в виде одноразрядной схе.мы для посв.довательного принципаВычисления, либо в виде многоразрядной параллельной схемы для параллбльного принципа вычисления.Регистры 4-8 (Фнг.1) являются.;рак 6 и 8 на входах присутствуютэлементы И для передачи в регистрь 1 б и. 8. содержаний регистров 5 и 7соответственно только в конце итерации и стартовым импульсом, Регйстры б и 8 для параллельного прин:ципа вычисления могут быть выполнены и вяде матричного сдвигателя яалогических элементах.Блок 9 пайяти (фиг,1) являетсяодносторонним запоминающим устрой:ством для хранения констант.В блоке 10 анализа (фиг.2) выходыузла 20 сравнений соединены с входаМя .первого ивторого элементов И 2223. Первый вход 26 блока 10 анализасоединен с элементом 20 сравнения.Второй вход 27 соединен с другими, входами элементов И 22-23, выходыкоторых соединены с входами триггера 21, выходы которого соединеныс входами третьего й четвертого эле.ментов И 24"25, яа другие входы которыхподсоединен третий вход 28,.вЫХод триггЕра 21 является третьимвыходом 31 для сигнала р . Первоначально трйггер 21 устанавливается вединичное состоянйе, эта установкаможет производиться либо импульсомсо схемы предварительной.установкипри включении питания., либо стартовым импульсом (на чертеже зта цепьие приведена).В блоке 13 управления,:ыполненно 1 о,например, для последовательного,.принципа вычислений (фиг,З), навход 44 подается стартовый импульс.Третий выход 47 ( для последовательности импульсов продвижения информа. цйи в регистре 4 и блоке 9 памяти)является выходом элемента И 37. Пя"..:сдвига и продвижения информации врегистрах б и 8) является выходом элемента ИЛИ 42. Первый выход 45(для импульса конца итерации) является выходом второго элементаИЛИ 41. Первый выход деюифратора 34для импульса начала итерации соеди 5 нен с одним входом первого элементаИЛИ 40, второй выход для импульсаконца итерации соединен с входом первого триггера 35 и входом второгоэлемента ИЛИ 41, третий выход для(О импульса конца начальной итерациисоединен с входом второго триггера 36 и другим входом элементаИЛИ 41, четвертый выход Для импульса конца вычисления соединен с вхо-.дами сброса генератора 32 тактовыхимпульсов и счетчика 33Второй,выход 49 для импульса бланка является единичным выходом триггера 35.Работа блока 13 управления (фиг.З)поясняется временными диаграммамиимпульсов, приведенными на фиг 4,где СИ - стартовый импульс; ТИтактовые импульсы на выходе гене.- ратора 321 ИНИ - импульсы началаитерации с первого выхода деаифратора 34) ИКИ - импульсы конца итерации с второго выхода дешифратора34, ИКНИ - импульс конца начальнойитерации с третьего выхода демифратора 34 у ИКВ - импульс конца вычисЗО,ления с четвертого выхода дешифретора 34; ИКНИ - импульс конца начальной итерации с третьего выхода дешифратора 34; ИКВ - импульс концавычисления с четвертого выхода де 35 шифратора 34; ИП 1 - импульсы продвижения с.выхода элемента И 37; ИСимпульсы сдвига. с выхода элемента И 38; ИП 2 - импульсы продвиженияс выхода элемента И 39; ИБ - импульс бланка с единичного выхода триггера 35. Количество импульсов показано условно.В циФровом Функциональном преобразователе по второму варианту45 (Фиг.5) сумматор-вычитатель 50 исумматор 51 могут быть выполнены ввиде одноразрядной схемы для последовательного принципа вычисленияи в виде многоразрядной параллель"ной схемы для параллельного прин 5 О цика вычисления,Регистры 52-54 (Фиг.5) являются обычнымн регистрамисдвига Дляпоследовательного принципа вычИСлЕния и обь 1 чными рЕгистраМИ55 для параллельного принципа вычнслеЙи.ч,Блок 55 сдвига (Фиг,5) является последовательным регистром сдвига для последовательного принципа вы 6 Очислення или матричным сдвигателемдля параллельного принципа. Блок 56 памяти (Фиг.5) является односторонним запоминающим устройством для хранения констант Ю.игнала " является единичным выхо-ом триггера 89.Работа блока управления поясняет- я временными диаграммами на фиг.9, де: СИ - стартовый импульс; ТИ актовые импульсы на выходе генеатора 821 ИКНИ - импульс. конца улевой итерации третьего выхода ешифратора 84, ИНИ - импульсы наала итерации с второго выхода деифратора 84; ИКИ - импульсы конца терации с первого выхода дешифра-. ора 84; ИКВ. - импульс конца вычнс-. ения с четвертого выхода дешифратоа 84; ИП 1 - импульсы продвижения с ервого выхода 109; ИС - импульсы родвижения с выхода элемента И 91; П 2 - импульсы продвижения с выхода лемента И 92; 107 - импульсы сравения на входе 107 117 - сигналына девятом выходе 117 113 - сигалы управления на пятом выходе 1131 14 - сигналы управления на щестом ыходе 114; 115 - сигналы управле- . ня на седьмом выходе 115; 116 игналы управления на восьмом выходе 16; 110 - импульсы продвижения на тором выходе 110 и 111 - импульсы. родвижения на третьем выходе 111, оличество импульсов показано усовно.Вычисление показательных Функцийобоих вариантах выполнения данно" о функционального. преобразователя существляется по алгоритму из разостных рекуррентных соотношений Коммутаторы 57 и 58 (Фиг.б) мо-сгут быть выполнены на двух элемен- дтах И 68-69 для последовательногопринципа вычисления или на блокахсэлементов И 68-69 для параллельного - гпринципа, на которые подсоединены 5 тпервый и второй входы 70-71 и перрвый и второй .управляющие входы 72-73, на выходы элементов И 68-69 являются двыходом 74.Коммутатор 59 может быть выпол швен (Фиг.7) на двух элементах и 75- и76 для.пожедовательного принципа вы- т полнения или. на блоках элементов Ил75-76 для параллельного принципа, риа входы кОтоРых подсоединен,вход 77 15 ина управляющие входы подсоединены ивходы 78-79, а выходы элементов . иИ 75-76 являются выходами. 80-81 ком-. эмутатора 5 Э.Блок 60 сравнения (Фиг.5) пред- уйазначев для сравнения кода, содер- й20 Ужащегосяв регистре 52 с кодом нуля, 1вВ блоке .61 управления (фиг.8)н .первоначально триггер 89 устанав- с ливается. в единичное состояние 1 (с,у+1) при помощи стартового им- в пульса. Первый выход:дешифратора 84 и для импульса начала.итерации соеди- к нен с входами элементов ИЛИ 101, 103 л и элементов И 93 и 94, Третий выход 30 для импульса конца начальной ите- в рации соединен а входами элемента г ИЛИ 102 и триггера 86, второй выход о для импульса конца итерации соединен н с другим входом элемента ИЛИ 102 и 35 входом. триггера 85. Вход 106 для стартового импульса соединен с элементом 105 задержки элементами ИЛИ 101 и 103 и триггером, 86. Первый вход 107 для сигнала ХО соединен 40 через элемент И 98 с триггером 89, на другой вход которого через элемент И 97 подсоединен второй вход 108 для сигнала 2 сОПервый выход 109 для импульсов продвижения информа ции в регистре 52 и блоке. 56 памяти является выходом Элемента И 90. Второй выход 110 для импульсов продвижения информациив регистре 53 является выходом элемента И 99. Третий вйход 111 для импульсов продвижений информации в регистре 54 является выходом элемента И 100. Четвертый выход 112 для импульсов сдвига и продвижения информации в блоке 55 сдвига является выходом элемента 55 ИЛИ 104. Пятый выход 113 для сигналов управления коммутаторами 57 и 59 вляется выходом триггера 87. Шестой выход 114 для.сигиалов управления коммутаторами 57 и 59 является вы ходом триггера 88. Седьмой и восьмой выхоДы 115 и 116 для сигналов. управления. коммутатора 58 являются выходаМи элементОв И 95 и 96 соответственно, Девятый выход 117 для 2,=Х-о. 2.:2.-. с( 2 -О О)+11+1 ) и- :О, и+1 - номер итерации (причем в начальной итерации выполняется вычитание х-сЦ; и - число разрядов аргумента Х, коэффициент2 и+11/Ки = 1/и:. (1+2 ) ) длЯ и = 12,:одалее с=1(2 Ьк (1.2 ), с о. и 1 операторы итерационного процесса.В первом варианте функциональ" ного преобразователя соотношение Х вычисляется в сумматоре-вычитателе 1,