Устройство для решения систем линейных алгебраических уравнений

(57) Иэобрвой вычисл модел Киев рованиякий инссти к сп анскои авиациН,Задерей,й и Ю.Н,Юрье телям дляиэобретенительности,ся тем, чтблок 1 ввопрограммно ельство СССР5/32, 1979 ство СССР 5/32, 1977. фернои паия, блокания, бл ветству фиг, 1 ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ОПИСАНИЕ ИЗОБРЕТЕН А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(71) Институт проблемв энергетике АН УССРтитут инженеров гражд(56) Авторское свидетУ 94067, кл. С 06 РАвторское свидетелУ 813444, кл, 0 06 Р ЙСТВ 0 Д 1 И РЕШЕНИЯ СИСТЕМ 1 ГЕБРАИЧЕСКИХ УРАВНЕНИЙ етение относится к цифроительной технике, в частециалиэированным вычисли- решения уравнений, Цель я - повышение проиэводиУкаэанная цель достигаето в устройство, содержащее да, блок 8 вывода, блок 7 го управления, блок 2 буяти, введены блок 3 деле умножения, блок 6 вычик 4 элементов ИЛИ с соотми связями, 9 ил.бл. утжения 5 С 5) Юлак деиения Ясд йя бычощания 6 (Сб) Цикл акт пыск ц 12 г 811 = ц 12 21 х ц 12 = Пг 1 г П 212 = 22 агг Рл х 012 = П 312 П 3(2= 32 П 32 841 х 01 г = П 412 ПЦ /Г 11 = Ыа П 412 = Е 42 а 47 -П 713 = Р 23 П 1 Э = РД Ргг/гг = чл Ь =Р 4 Э Л П 32 Э= 33 842 Х 02 Э = 047 Э 014/Е 11 = 014 П 473= 43 821 х 014 = П 214 О 214 - Р 24Э 1 х 1 14 - П 314 П 314= Р 54 41 х У 1 ч = П 414 Рго I гг = Ог 4 П 414= Р 44 Е эг х 1 24 = П 524 П 374= Р 34 Е 42 х 024 = ПЬг 4 Ь 4 /Л 54 П 424. = Р 44 Е 45 х Ы,У 4 = П 434 Г 1 г 11 =У 1 П 434= Г 44 Р 44 Г 21 х У 1 = Пг 1 П 21 = Рг 1 831 КУ 1 =П ПЗ 1 = Р 31 41 х Й = П 41 Р 71 /22 . - Уг П 41 = РИ фиг х Уг = П 32 ПЭг = РЭ 1 Г 42 х Уг = ПЮ 2 843 х УЭ = П 43 РЭ 1 lбЭ =УЭ П 4 = Р 41 Р 41 -П 45 Р 41 Р 4144 = УФ ОЭ 4 Х Х 4= П 34 п=х,024 х Х 4 = О 24 П 24= Р,Ц 14 х Х 4= П 14 П 4= Р 1 О 2 Э х ХЭ= П 2 Э Р 2 -П 2 З = Хг Од хХЭ= О 1 Э 012 х Хг= П 12 П 1 Э =Р,01 -П 17 = Х 1 стО/7 Децсщбоя, йыпппняеные д пперацопнньи бпокпю Ег 1 х и 1 э = Пг 1 э Рд 1 х Пц=ПЛд 41 х 1 13 = П 4 И Сзг х 02 д = ПЗ 2 Э"Ъ з зЮэсч 1 1 В а 1 г 1 1 г 14 С 1 С 1 Та д аг 1 ЗП ЗП ЗП ЧТ 6 гг Я 10 ЭП и 4 И ЗП ЗП 14 ЗП ЧТ 4 б ЗП цТ чт 5 17 Вг 1 У ЗО ЧТ ЧТ езг юг аг 1 20 ег е 4 22 ЧТ 3 П 4 75 1 гбва ЗО Ог е 4 ег е 4 ег игя иг1370056 Составитель В,СмирновТехред М,Дидык Кр Л Латай Редактор Л,Пчолинская Заказ 421/49 Тираж 704 Подписное ВНИИПИ Государственного комитета СССР по делам иэобретеюй и открытий 113035, Москва, Ж, Раушская наб., д,4/5Изобретение относится к цифровойвычислительной технике, в частностик специализированным вычислителямдля решения уравнений,Цель изобретения - увеличение про 5изводительности,На фиг, 1 представлена функциональная схема устройства для решения систем линейных алгебраических уравнений (СЛАУ); на фиг, 2 - функциональная схема блока буферной памяти; нафиг. 3 - функциональная схема блокауправления; на фиг, 4 - функциональная схема узла постоянной памяти 5блока управления; на фиг. 5 - временная диаграмма работы операционныхблоков устройства при решении СЛАУс п = 4; на фиг, 6 - временная диаграмма работы блока программного управления устройства при решении СЛАУс и = 4; на фиг.7-9 - временная диаграмма работы узлов блока буфернойпамяти и операционных блоков.Устройство образуют блок 1 ввода, 25блок 2 буферной памяти, блок 3 деления, блок элементов ИЛИ 4, блок 5умножения, блок 6 вычитания, блок 7программного управления, блок 8 вывода, 30Блок 2 буферной памяти содержтс первого по четвертый буферныерегистры 9 - 94, первую 10, и вторую 10 стеконые памяти, с первогопо четвертый узлы элементов ИЛИ11, - 11 первой группы, с первогопо третий узлы элементов ИЛИ 12, -12 второй группы, узел элементовИ 13, первый 4, и второй 14стековые регистры. 40Блок 7 программного управлениясостоит из узла 15 синхронизации иузла 16 постоянной памяти,Узел 15 синхронизации содержит13-триггеры 17, - 17 три элемента 452-2 И-И 11 И-НЕ 8, - 18, три элементаИ 19, - 19 , ВБ-триггер 20, генератор 21 прямоугольных импульсов, элемент ИЛИ 22, однонибратор 23 счетчик 24, компаратор 25 и управляющиевходы 26.Узел 16 постоянной памяти образуют с первого по пятый буферные регистры 27,-27, и с первой по восьмуюсекции памяти 281-28 , причем секции28 узла постоянной памяти содержатпервый 29, и второй 29буферные регистры, элемент И-НЕ 30 и элемент31 задержкиБлок 1 ввода предназначен для ввода извне, временного хранения и передачи в блок оперативной памяти эначений коэффициентов исходной матрицыи вектора правых частей решаемой системы уравнений, Блок 2 памяти служит для приема, хранения и выдачи в требуемый момент времени исходных данных, промежуточных и конечных результатов вычислений. Блок 3 деления вычисляет значения коэф 4 мциентов верхней треугольной матрицы О и коэффициентов вектора правой части у. Блок5 умножения предназначен для вычисления значений произведений коэффициентон 1;Били 1, у , или 3 х (3.,1к = 1, и) н соответствии с реализуемым алгоритмом. Блок 6 вычитания нычисляет значения элементов нижней треугольной матрицы Ь, вектора х и всех необходимых промежуточных разностей. Блок 7.управления служит для управления вводом, выводом ивзаимодействием нсех блоков в процессе обработки информации. Блок 8 вынода предназначен для приема, временного хранения и индикации значений искомого вектора неизвестных,Буферные регистры 9, - 9, представляютсобой набор (р + 1) кольцевых регистрон (р - разрядность обрабатываемыхчисел) и предназначены для приема вближайшую к выходу свободную ячейку,хранения и поэлементной выдачи (посредством сдвига содержимого всего буфера) информации в порядке поступления (дисциплина обслуживания Р 1 РО) с возможным восстановлением считанной информации путем передачи ее по кольцу в конец очереди) или беэ восстановления, Стековые памяти 10, и 10предназначены для промежуточного хранения и неоднократной выдачи значения одного из промежуточных результатов, Узел элементов И 13 разрешает передачу результатов в блок 8 выводов. Стековые регистры 14, и 14 представляют собой группы из (р+1) ренерсивных сдвиговых регистров, предназначенных для приема в перную от выхода ячейку (путем сдвига содержимого всего стека), хранения и выдачи из первой ячейки (путемобратного сдвига) результатов промежуточных вычислений н порядке, обратном поступлению (дисциплина обслуживания ЫР 0), Узел 15 синхронизациипредставляет собой совокупность гене 1370656ратора тактовых сигналов, схемы старт-стопного управления генератором и схемы распределения синхронизирующих сигналов на основе кольцевого сдвигового регистра и предназ 5 начен для выборки тактовых серий, обеспечивающих взаимодействие во времени основных блоков устройства.узел 16 постоянной памяти представляет собой набор запоминающих модулей,содержащий информацию о необходимости функционирования любого блока в течение любого такта работы всего устройстваа также информацию 0 режи ме работы ( Запись" или "Чтение" ) блока 2. 1.-триггеры 17, - 17 являются запоминающими элементамй кольцевого сдвигового регистра, Схемы 2- 2 И-ИЛИ-НЕ 18, - 18 предназначены для обеспечения необходимых логических функций на входах Б-триггеров кольцевого сдвигового регистра. Элементы И 19 - 19 разрешают выдачу1тактовых импульсов на синхронизирующие входы буферов узла постоянной памяти с целью считывания информации об инициации (или запрете) функционирования соответственно блока 3 деления, блока 5 умножения и блока 6 вычитания, Одновибратор 23 предназначен для формирования задержанного сигнала "Сброс" для счетчика 24 и для узла 6 постоянной памяти, сигнала начальной установки бегающей еди35 ницы в В-триггере 17 и 0 в триггерах 17 и 17 и сигнала "Пуск" для старт-стопного элемента (НБ-триггера 20), управляющего работой генератора 21 прямоугольных импульсов. 4 О Счетчик 24 предназначен для фиксации порядкового номера каждого тактового импульса. Компаратор 25 служит для определения момента завершения функционирования устройства (выработка сигнала "Стоп" ), В секциях 28- 28хранится информация о необходимости функционирования и режиме работы ( Запись -"Чтение" ) элементов блока 2 памяти соответственно буферных регистров 9, и 9, стековой памяти 10 стекового регистра 4, буферного регистра 9 стековой памяти 10, стекового регистра 142 и буферного регистра 9 4, Буферные регистры 27, - 27 предназначены для хранения информации об инициации (или запрете) в текущем такте работы соответственно блока 8 вывода, блока 6 вычитания, блока 5 умножения и блока3 деления, буферныи регистр 29, - дляхранения инф"р.-.ации об инициации(или запрете) в текущем такте работы соответствующего элемента блокабуферной памяти 2, буферный регистр29- для хранения информации о режиме (" Запись" - Чтение ) работы соответствующего элемента блока 2 буферной памяти в текущем такте работы.Элемент 31 задержки служит для согласования во времени работы буферныхрегистров 29 и 29. Элемент И-НЕ 30вырабатывает сигнал "Чтение", поступающий в буферный регистр 29,Работа устройства может быть пояснена на примере решения системы четырех (и = 4) линейных алгебраическихуравнений с четырьмя неизвестными вида Л .= н с использованием метода прямоготреугольного разложения. Этот методсостоит в последовательности преобразований, заключающихся в представлении матрицы коэффициентов А размерности (и х и) в виде произведениянижней Ь и верхней Б треугольныхматриц (А = ЬБ), решении системыуравнений Ь= в (прямой ход) и решении системы уравнений У, = у (обратный ход)Работу устройства можно описатьс помощью представленной на фиг.5 временной диаграммы, поясняющей параллельно-конвейерное функционирование блоков деления 3, умножения 5 и вычитания 6. Работа всего устройства синхронизирована тактовой последовательностью Ф с периодом , работа операционных блоков синхронизирована тремя тактовыми последовательностями Фд Ф и 1 (соответственно для блоков деления, умножения и вычитания) с периодом 1- 3причем эти последовательностисдвинуты друг относительно друга на время 2 . За время 3в каждом операционном блоке выполняются следующие действия: прием операндов, собственно обработка, выдача результата. Выдача результата из одного опера-. ционного блока совпадает с приемом результата в следующем по конвейеру операционном блоке, что определяет смещение на время 2 , Работа всего устройства разделена на циклы длительностью 7, каждый иэ которых составляют последовательно выполняемые действия в блоке 3 деления, блоке 506566го импульса серии фна первый выход узла 15 синхронизации;- поступая на четвертый вход элементов 2-2 И-ИЛИ-НЕ 18,-18 подготавливается сдвиг вправо бегающейединицы в кольцевом регистре;- поступая на счетный вход счетчика 24, добавляет единицу к содержимому счетчика;О - поступает через четвертый выходузла 15 синхронизации и четвертыйвход узла 16 постоянной памяти натретьи входы секций 28, - 28, и натретьи входы буферных регистров 27 15 и 27 как стробирующий сигнал считывания управляющей информации изузла постоянной памяти 6 блока 7 управления,Проходя через элемент ИЛИ 22,этот 20 импульспоступая на синхронизирующиевходы Р-триггеров 17, и 17 производит сдвиг вправо бегающей единицыв кольцевом регистре, с выхода элемента И 19 снимается серия Ф;- поступая на управляющий входкомпаратора 25, производит сравнениесодержимого счетчика 24 с состояниемблока клавишного набора 26, на кото ром занесена информация о количестветактов, необходимых для решения данной задачи. 5 137 умножения и блоке 6 вычитания, т.е. на протяжении всего операционного конвейера, Длительностьсерии ф определяется временем выполнения операции в блоке 3 деления, так как операция деления является самой длительной,Автоматическая работа устройства начинается при поступлении сигнала "Пуск" с второго выхода блока 1 ввода на вход блока 7 управления, на второй управляющий вход блока 2 оперативной памяти и на управляющий вход блока Ы вывода. При этом в начальном (нулевом) такте по сигналу Пуск" происходит следующее:- буферный регистр блока 1 ввода переводится в режим "Чтение- буферный регистр блока вывода 8 переводится в режим "Запись";сигнал Пуск" с второго управляющего входа блока 2 буферной памяти поступает как сигнал "Сброс" на первые входы всех буферных регистров 9, - 9(и стековых регистров 14, и 14 ) и устанавливает в их указателях свободных ячеек коды 00-01, подготавливая для приема информации первые ячейки этих узлов памяти;задерживаясь на время переходных процессов в других блоках, сигнал "Пуск" с выхода одновибратора 23 узла 15 синхронизации поступает на Б-вход ВБ-триггера 20, который потенциалом1со своего прямого выхода запускает генератор 21 прямоугольных импульсов, на установочный вход счетчика 24, сбрасывая его в 0, на сдвиговый кольцевой регистр узла синхронизации, подготавливая установку. в нем кода "100 (т.еЭ-триггер 17, - в состоянии "1", а 17 - 17 - в состоянии "О"), подготавливая к работе элемент И 19, с которого снимается серия Ф(с элементов И 19, и 19, снимаются соответственно серии Ф и ф), на второй вход элемента И 31 И 22, с выхода которого в качестве сигнала "Строб 7" поступает на синхронизирующие входы 1-триггеров 17 - 17 кольцевого1регистра, устанавливая в нем код 100" (бегающая единица в начале кольца).Далее первый импульс с выхода генератора 21 прямоугольных импульсоввыполняет следующее:- поступая на первый вход элемента И 19, формирует и выдает первоБ первом такте работы устройствав узел 16 постоянной памяти блока 7управления поступают стробирующиесигналы. На первый вход узла постоянной памяти поступает импульс серииф, по которому считывается информацйя о сигналах "Строб 3 с выхода буферного регистра 27("1", если требуется функционирование блока 3 деления в данном такте) или об отсутствии сигнала ("0", если не требуется выполнение операции деления в данном такте). Б данном случае в первом такте работы устройства блок 3деления не должен быть активизирован,так как он еще не принял операнды.50Поэтому иэ буферного регистра 27,считывается код "0", на третьи входывсех секций 28, - 28и буферных регистров 27, и 27, поступает сигнал,стробирующий считывание информации 55из буферных регистров сигналов активизации (буферных регистров 29 всехсекций, буферных регистров 27 и27) и буферных регистров режимов28, - 28,), Так как в первом тактеработы устройства необходима активизация только блокаввода и буферного регистра 9, блока 2 (для передачи коэффициентаа = 1, из блока 1 ввода в буферный регистр 9,),код "1" считывается из буфера 27(сигнал "Строб 1" для блока 1 вводав режиме "Чтение" на синхронизирую- Ощий вход блока 1 ввода с четвертоговыхода блока 7 управления) и из буферного регистра 29, секции 28(сигнал "Строб 9.1"), который черезвторой выход секции 28 соответствующую (первую) линию второго выхода узла 16 постоянной памяти и второго выхода блока 7 управления исинхронизирующий вход 2 блока поступает на третий (синхронизирующий) 20вход буферного регистра 9Крометого, сигнал с выхода буферного регистра 29, стробирует работу буферного регистра 29,. Задержанный навремя переходных процессов в буферном регистре 29, сигнал "Строб 281"с выхода линии 31 задержки разрешает установку кода 0 (режим Чтение" для буферного регистра 29) напервом входе буферного регистра 29 30с выхода элемента И-НЕ 30 секции 28Так как буферный регистр 9, блока 2должен работать в режиме "Запись"для приема коэффициента а с выхода буферного регистра 29 считывается код 1" через первый выход секции28, и соответствующую (первую) линиюпервого выхода узла 16 постояннойпамяти, первого выхода блока 7 управления, первого управляющего входа 40блока 2 на четвертый вход (вход режима) буферного регистра 9 Приэтом информация (коэффициента ц., ) спервого выхода блока 1 ввода черезтретий вход блока 2 по второму входу 45блока 11 поступает на пятые входыбуферных регистров 9 9 , 9 и сте-,ковой памяти 10 второй вход узла11, второй вход узла 12, и далеена первый вход узла 111, Но иэ всегомножества входов открытым являетсятолько пятый вход буферного регистра, в первую ячейку которого записывается коэффициент ц. На этом вседействия первого такта работы предлагаемого устройства завершаются.Назначение всех выходов блока 7 управления приведены на фиг.6. Диаграмма работы устройства с указанием состояний входов и выходов основных блоков приведены на фиг. 7-9На втором такте работы по сигналу "Строб ", поступающему с четвертого выхода блока 7 управления на синхронизирующий вход блока 1 ввода, происходит. выдача коэф 4 ициента а, с первого выхода блокаввода через третий вход блока 2 буферной памяти, узлы 11, и 11 узел 12, и третий выход блока 2 буферной памяти на первый вход блока 3 деления. Одновременно по сигналу "Чтение 9.1", поступающему с первого выхода через первый управляющий вход блока 2 буферной памяти на четвертый вход буферного регистра 9 и по сигналу "Строб 9,", поступающему с второго выхода блока 7 управления через синхронизирующий вход блока 2 на третий вход буферного регистра 9 происходит выдача элемента 1(с рециркуляцией) с выхода буферного регистра 9, через первый информационныи выход блока 2 на второй информационный вход блока 3 деления. По сигналу "Делитель",поступающему с пятого выхода блока 7 управления на управляющий вход блока 3 деления, происходит прием делимого аи делителя 1 на регистры операндов блока 3 деленияНа третьем шаге по сигналу, поступающему с четвертого выхода блока 7 управления на синхронизирующий вход блока 1 ввода, происходит выдача коэффициента 0 , = 1 , с первого выхода блока 1 ввода через третий вход блока 2 и узел 11 З на первый вход стековой памяти 10 одновременно по сигналу Запись, поступающему с первого выхода блока 7 управления через первый управляющий вход блока 2 на второй вход стековой памяти 1 О и стробирующему сигналу, поступающему с второго выхода блока 7 управления через синхрониэирующий вход блока 2 на третий вход стековой памяти 10 происходит занесение коэффициента 1= а, в стековую память 10 Одновременно в блоке деления происходит вычисление элемента верхней треугольной матрицы 0по формуле " и %/1На четвертом шаге с первого выхода блока 7 управления через первыйуправляющий вход блока буферной памяти поступает код, один разряд которого, поступая на четвертый вход буферного регистра 9, определяет для него режим "Запись , следующий разряд, поступая на второй вход стековой памяти 1 О, определяет для него режим "Запись", следующий разряд, поступая на четвертый вход стекового регистра О 14, определяет для него режим "Запись", следующий разряд, поступая на второй вход стековой памяти 10 определяет для него режим "Чтение", По стробу, поступающему с второго 5 выхода блока управления через синхронизирующий вход блока 2 на третьи входы буферных регистров 9, стеконых регистров стековой памяти 10, подтверждаются режимы работающих в 20 данный момент узлов блока 2, Одновременно по сигналу, поступающему с четвертого выхода блока 7 управления на синхронизирующий вход блока 1 ввода, происходит передача коэффициен та , с первого выхода блока 1 нвода через третий вход блока 2 и узел элементов ИЛИ 11, на пятый вход буферного регистра 9 где элементд. запоминается, Одновременно вычис .н ный элемент 1с выхода блока 3 деления через блок 4 поступает на второй вход блока 5 умножения, а через первый вход блока 2 и группу элементов ИЛИ 1 элемент Ь 1 поступает на первый вход стековой памяти 1 О где запоминается, С первого входа блока 2 элемент Ь 1, поступает на пятый вход стекового регистра 14 где запоминается, Одновременно счи тывается коэффициент 1 , = Б , с выхода стековой памяти 10, на пятый вход буферного регистра 9 а через узлы 12 и 12 с третьего выхода блока 2 поступает на первый вход бло ка 5 умножения. Одновременно по сигналу умножить , поступающему с шестого выхода блока 7 управления на управляющий вход блока 5 умножения, происходит прием на входные регистры блока 5 умножения сомножителей 1 , и Б, . На пятом шаге по сигналу, поступающему с четвертого выхода блока 7 управления на синхронизирующий вход блока 1 ввода, вводится элементд , = 1, с первого выхода блока 1 ввода через третий вход блока 2 и узел 11 на первый вход сте 3ковой памяти 10, где запоминается по сигналу "Запись", поступающему с первого выхода блока 7 упранления через первый управляющий вход блока 2 на второй вход стековой памяти 10 и сигналу "Строб", поступающему с второго выхода блока 7 управления через синхронизирующий вход блока 2 на третий вход стековой памяти О,. Одновременно в блоке умножения 5 производится операция вычисления произведения П , 1 3На шестом шаге по сигналу "Ввод", поступающему с четвертого выхода блока 7 управления на синхронизирующий вход блока 1 ввода, происходит передача коэффициента ас перного выхода блока 1 ввода через третий вход блока 2, узлы 12, и 12и третий выход блока 2 на первый вход блока 6 вычитания, на второй нход которого подается произведение П , с выхода блока 5 умножения, Одновременно по сигналу "Вычесть, приходящему с седьмого выхода блока 7 управления на управляющий вход блока 6 вычитания, осуществляется прием уменьшаемого а, и вычитаемого Пна входные регистры.Таким образом заполняется нычислительный конвейер, Дальнейшая обработка информации осуществляется в соответствии с пошаговой временной диаграммой работы основных узлов устройства для решения СЛАУ, представленной на фиг7-9. В конце вычислений основные узлы устройства для решения СЛАУ находятся в состоянии,при котором во входном буфере блока 1 ввода хранятся коэффициенты исходной расширенной матрицы ГАВ 3,в буферном регистре 9, - диагональные элементы1 , 1 , 1 , 1 , нижней треугольной матрицы Ь, н буферном регистре 9 - остальные элементы3этой матрицы в такой последовательностие 1у 1 у -" 1Ф 1 Ф 3 Ф т.е, по столбцам, в стековом регистре 14, - недиагональные элементы верхней треугольной матрицы Ь н такой последовательности:1,4, Ц, ЦБ, Ь(по столбцам н обратном порядке), н стековом регистре 4 - элементы у , у, у, в выходном буфере блока 8 вывода - вектор результата х 4 у х хх 3Автоматический этап работы устроиства заканчивается после того, как137065 счетчик 24 узла 15 синхронизации блока 1 управления пересчитает 86 тактов (для выбранного примера), при этом состояние счетчика 24 соотнет 5 ствует состоянию блока клавишного набора 26 и с выхода компаратора 25 на В-вход КЯ-триггера 20 поступает сигнал "Стоп", который останавливает работу генератора 21 прямоугольных 10 импульсов.Устройство для решения СЛАУ является конвейерным, синхронным вычислителем, так как при выборе основных принципов структурной организации 15 устройства учтено, что решающим фактором повышения быстродействия является совмещение процессов обработки,формула из обретения 20 Устройство для решения систем линейных алгебраических уравнений, содержащее блок ввода, блок вывода, блок программного управления, блок 25 буферной памяти, первый информационный выход блока ввода подключен к первому информационному входу блока буферной памяти, первый выход блока программного управления подключен к 30 входу задания режима блока буферной памяти, о т л и ч а ю щ е е с я тем, что, с целью увеличения производительности, оно содержит блок деления, блок умножения, блок вычитания, блок элементов ИЛИ, второй выход блока программного управления подключен к синхронизирующему входу блока бу-, ферной памяти, выход готовности блока ввода подключен к входам запуска 40 блока буферной памяти, блока программного управления и блока вывода,третий выход блока программного управления подключен к синхронизирующему нходу блока вывода, четвертый выход 45 блока программного управления подключен к синхронизирующему входу блока ввода, пятый, шестой и седьмой выходы блока программного управления подключены соответственно к синхронизирующим входам блоков деления,умножения и вычитания, первый информационный выход блока буферной памяти подключен к первому информационному входу блока деления, второй информационный выход - к первому входу блока элементон В 1 И, третий информационный выход - к второму информационному входу блока деления и первым ин 612формационным входам блока умножения и блока вычитания, четвертый информационный выход - к информационному входу блока вывода, выход результата блока деления подключен к второму входу блока элементов ИЛИ и третьему информационному входу блока буферной памяти, выход блока элементов ИЛИ подключен к второму информационному входу блока умножения, выход результата которого подключен к второму информационному входу блока вычитания, выход результата которого подключен к второму информационному нходу блока буферной памяти, причем блок буферной памяти содержит четыре буферных регистра, дне стеконые памяти, два стеконых регистра, четыре узла .элементов ИЛИ первой группы, три узла элементов ИЛИ нторой группы и узел элементов И, входы запуска с первого по четвертый буферных регистров и перво"о и второго стеконых регистров подключены поразрядно к входу запуска блока буферной памяти, первые установочные входы первого и четвертого буферных регистров, первой и второй стековых памятей подключены к перному установочному входу блока буферной памяти, вторые установочные входы второго и третьего буферных регистров подключены к второму установочному входу блока буферной памяти, синхровходы буферных регистров с первого по четвертый, а также первого и второго стековых регистров подключены поразрядно к синхронизирующему входу блока буферной памяти, входы задания режима буферных регистров с первого по четвертый первой и второй стековых памятей, первого и второго стековых регистров и первый вход узла элементов И поразрядно подключены к входу задания режима блока буферной памяти,информационные входы первого, второго и третьего буферных регистров,первого стекового регистра, первый вход первого узла элементов И 11 И первой группы, первый вход второго узла элементов ИЛИ первой группы и первый вход первого узла элементов ИЛИ второй группы поразрядно подключены к выходу третьего узла элементов ИЛИ первой группы, первый вход которого подключен к второму информационному входу блока буферной памяти, а нторой вход - к первому информационному13 13706 входу блока буферной памяти первый вход четвертого узла элементов И 31 И первой группы, второй вход первого узла элементов ИЛИ первой группы,ин 5 формационный вход первой стековой памяти, информационный вход второй стековой памяти подключены к третьему информационному входу блока буферной памяти, первый, второй, третий и 1 р четвертый информационные выходы блока буферной памяти подключены соответственно к выходу первого буферного регистра, выходу второго стекового регистра, выходу второго узла эле ментов ИЛИ второй группы, к выходу узла элементов И, второй вход которого подключен к выходу первого узла элементов ИЛИ первой группы, выход второго буферного регистра подключен 20 к вторым входам второго и четвертого узлов элементов Ю 1 И первой группы, информационный вход второго стеково 56 14 го регистра подключен к выходу четвертого узла элементов ИЛИ первойгруппы, первый, второй входы третьего узла элементов ИЛИ второй группыподключены соответственно к выходампервой стековой памяти и четвертогобуферного регистра, третий входтретьего узла элементов ИЛИ второйгруппы и информационный вход четвертого буферного регистра подключенык выходу первого стекового регистра,второй и третий выходы первого узлаэлементов ИЛИ второй группы подключены к выходам соответственно третьего буферного регистра и второго стекового регистра, первый, второй итретий входы второго узла элементовИЛИ второй группы подключены соответственно к выходу второго узла элементов ИЛИ первой группы, выходу третьегоузла элементов ИЛИ второй группы и к выходу пе рво го узла элементов ИЛИ в то ройгруппы.