Устройство для обмена информацией

(56) 1. АвторскоеУ 794630, кл. С 062. "ЭлектроникаВ 23, с. 49-56 (пр У 13 свидетельство ССС Р 3/04, 1978,т. 52. М 1979 ототип) . УДАРСТВЕННЫЙ КОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(54)(57) УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ, содержащее буферную памятьданных, группу интерфейсных блоковабонентов, запоминающий блок команди операндов, блок выборки командиз памяти, причем информационныйвход-выход буферной памяти данныхчерез первую информационную шину соединен с информационными входами-выходами интерфейсных блоков абонентовгруппы, информационный вход-выходблока выборки команд из памяти черезвторую информационную шину соединенс информационным входом-выходом запоминающего блока команд и операндов, о т л и ч а ю щ е е с я тем,что, с целью расширения области применения за счет обеспечения возможности подключения абонентов с различными интерфейсами и повышениябыстродействия, в него введены блокформирования управляющих сигналов,блок управления буферной памятью данных и группа блоков управления интерфейсом, причем группа информационных входов блоков управленияинтерфейсом группы и группа информационных входов блока формирования Гуправляющих сигналов соединены черезвторую информационную шину с группой информационных выходов блока выборки команд из памяти, первая группакомандных выходов блока выборки команд из памяти соединена с группойкомандных входов блока формированияуправляющих сигналов, группа входовуправляющих сигналов абонентов которого является группой одноименныхвходов устройства, а группа управляющих абонентских выходов - группой одноименных выходов устройстваи соединена с группой управляющихвходов каждого блока управления интерфейсом группы, группа сигнальныхвыходов которого соединена с груп- апой одноименных входов блока формирования управляющих сигналов, группа контрольных входов которого соединена с выходами "ошибки" интерфейс- Сных блоков группы, выход блока формирования управляющих сигналов соединен с блокирующим входом блока вы- аааборки команд из памяти, выход кото- фрого соединен с адресным входом зало- вЬьминающего блока команд и операндов,вторая группа командных выходов блокавыборки команд из памяти соединена с ффразрешающими входами блоков управления интерфейсом группы, выходы управления интерфейсоми адресныевыходы:которых соединены соответственно суправляющими входами интерфейсныхблоков группы и группой входов блока файвуправления буферной памятью данных,первая и вторая группы выходов которого соединены соответственно с группой адресных входов буферной памятиданных и разрешающими входами интерфейсных блоков группы, причем блокформирования управляющих сигналов1149239 16 15 цессора и сигнал об окончании выполнения заданного количества однородных сеансов обмена (если необходимость в передаче сигнала отсутствует то на кодовом входе устанавливается 5 код "0100"), а в регистр 25 маски прерываний должна быть эаслана такая информация, чтобы сигналы, поступающие в указанные разряды регистра 24, вызывали появление сигналов прерывания для процессора.После того как указанная информация установлена в соответствующих регистрах, процессору остается только инициировать сигналы одноразового срабатывания блока автономного управления интерфейсом.Если информация передается в направлении от абонента, то каждыйиз сеансов связи с абонентом почти пол постыл аналогичен описанному выше (в варианте А) . Как видно, в конце каждого сеанса связи последний сигнал, инициированный процессором для одноразового срабатывания блока автономного управления интерфейсом, вызывает запись из сдвигового регистра в память 1 данных и одновременно добавляет к содержимому регистра модификатора, имеющего в составе узла 18 вели- ЗО чину формата обращения к буферу данных. (В частном случае, когда Формат абонента равен формату обращения к буферу данных, весь сеанс связи состоит в одном одноразовом срабатыва нии блока 6), Если сразу вслед эа этищ таким же образом исполняется следующий сеанс связи, то запись в память 1 данных происходит по адресу, увеличенному на Формат записи (т.е. в следующие байты памяти) и т.д.В случае, когда информация передается в направлении к абоненту, первый сеанс связи аналогичен сеансу связи для указанного случая в варианте А: 45 количество сигналов, Формируемых процессором 3 для одноразового срабатывания блока 6, на единицу больше, чем отношение формата памяти 1 данных к Формату абонента (в случае равенства 50 форматов количество сигналов - два), причем первый. сигнал производит чтение иэ памяти 1 данных, последующие формируют команды "Сдвигф и стробы вЫдачи информации из сдвигового ре гистра блока 2 к абоненту, что касается последнего сигнала, то в форми- . рователе 17 этот сигнал так же, как,. в варианте А, производит формированиестроба выдачи, но без команды "Сдвиг",В уэпе 18 действие этого сигнала (вотличие от варианта А) не блокируется сигналом, поступающим на вход узла,а подобно первому сигналу в сеансеформирует сигнап "Чтение" и инициирует модификацию адреса. Таким образом,последний сигнал одноразового срабатывания блока 6, заканчивая первый сеанс связи, начинает в то же времявторой сеанс (прием в сдвиговый регистр новой информации из памяти 1данных происходит с задержкой на время считывания, которая формируетсяв блоке 7, т.е. после выдачи абоненту последней группы разрядов из информации предццущего сеанса), Поэтомуколичество одноразовых срабатыванийблока 6 для выполнения второго и каждого из последующих сеансов связис абонентом равно отношению форматаобращения к буферу к формату абонента, т,е. на единицу меньше, чемдля первого сеанса, и равно количеству одноразовых срабатываний блока,необходимых для выполнения сеансасвязи с абонентом в обратном направлении. В частном случае равенства формата обращения к буферу данных формату абонента первый сеанссвязи выполняется за два одноразовыхсрабатывания блока 6, а все последующие - за одно, причем самое первоесрабатывание состоит в организациичтения из памяти 1 данных в сдвиговый регистр блока 2 и модификации адреса, а все последующие (кроме самого последнего) - в выдаче абонентуинформации, прочитанной при предыду-.щем срабатывании, органиэации новогочтения из памяти 1 данных и модификации адреса.В любом случае, как при передачеинформации к абоненту, так и приприеме информации от абонента, счетчики 14 и 15, имеющиеся в составеблока, .при выполнении последовательности однородных сеансов с абонентом ведут подсчет срабатываний указанного блока, имеющийся в составеузла 18, - подсчет количества обращений к буферу данных и сбпутствующих им модификаций адреса,Однако значительно больший выигрыш достигается в том варианте органиэации работы(в дальнейшем вариант В), в котором процессор 3 рас18 1.149239 личеству переданной информации, либо по внешнему для данного блока сигналу, либо смешанным образом по тому или другому признаку; о направленииобмена с абонентом, с которым связан соответствующий блок 2, о формате этого абонента, о том, имеются по шод 2, и о полярности сигналовконтроляо форме и длительности выходных информационных сигналов для абонента, о количестве сдвигов, которые должныбыть выполнены для освобождения илизаполнения сдвигового регистра вблоке 2, о формате обращения к памяти 1 данных в интересах обмена информацией с данным абонентом - аналогично указаниям в вариантах А и Б о наличии или отсутствии необходимости в организации при обмене с даннымабонентом кольца в буфере данных и оразмере этого кольца, о количествеодноразовых срабатываний блока 6,при котором должен вырабатыватьсяпромежуточный сигнал и о номерахразрядов регистра сигналов управления, в которые должны передаваться этот промежуточный сигнал и сигнал об окончании работы по данномукомандному слову (либо об отсутствиинеобходимости передавать этот сигналв регистр сигналов управления) - аналогично указаниям в варианте Б, нос тем отличием, что коды на кодовыхвходах дешифратора 19 могут указывать как на необходимость установкиопределенного разряда регистра сигналов управления в "единицу", так ина необходимость установки в "нуль"4о необходимости или об отсутствиинеобходимости передавать в регистрсигналов управления имеющийся в блоке 5 выходной сигнал счетчика 13, атакже о номере разряда регистра сигналов управления, худа должен бытьпередан этот сигнал и на какой именно вход указанного разряда (установ-ки "единицьГ илн "нуля" - в виде рые соединены с входами дещифратора19; о необходимости или ее отсутствии прекратить срабатывание блока 6 по сигналам, поступающим отблока 5 при появлении сигнала окончанмя работы поданному командному слову.1Разослав управляющую информациюв регистры блока 5 и блоков 6, просылает только общие указания блокам6 и 5 и, возможно, включается дляотработки критических ситуаций илиизменения режима работы устройства,а все операции по обработке. сигна" 5лов управления, поступающих от абонентов, выработке ответных сигналовдля абонентов, органиэации собствен- ли в составе информации, с которойно обмена информацией между абонента- работает абонент, разряды контролями и памятью 1 данных и определению 1 Оситуаций, когда необходимо обращение к процессору, организуются блоком 5 и блоками 6 во взаимодействиис блоками 2, памятью 1 данных и егоблоком управления, причем взаимодействие блоков 6 между собой и с блоком 5, а также обращения к процессору 3 (через его систему прерываний)организуются через блок 5,Вариант В, В начале исполнения программы процессор засылает командныеслова в регистр узла 21 и регистр 25маски прерываний, в регистры командного слова узла 20 и регистры начального адреса узла 18 блоков 6.Содержимое регистра узла 21 в совокупности с информацией, выбраннойна коммутационном поле этого узла,должно формировать следующие указания в виде сигналов на выходах узла 3021 этого блока: для каждого из формирователей 27-29 о номерах тех выходных разрядов второго коммутатора;. 23, сигналы которых должны выбираться для данного узла в качестве сигналови ; о той логической операции, которая должна быть выполненанад сигналами У и Х, о том, следуетли остановить дальнейшие срабатывания узла от входных сигналови Х по-:. 40сле его первого срабатывания (до нового разрешения от процессора); о временной задержке выходного сигнала узла относительно сигнала, инициирующе-.го его срабатывание, о длительности 45и полярности выходных сигналов - аналогично указанным в варианте Б,Содержимое регистра узла 20 в совокупности с информацией, набранной наего коммутационном поле каждого из 50 кода на тех выходах узла 20, котоблоков, должно формировать следующиеуказания на выходах узла 20 о.номеревыходного сигнала блока 5, которыйдолжен инициировать одноразовое срабатывание блока; о способе окончания 5работы по данному командному слову,окончание работы по командйому слову может фиксироваться либо по ко 20114923919цессор 3 дальше в порядке, определенном его программой, скрывает.разрешения на работу формирователей27-29, имеющихся в составе блока 5по обработке выходных сигналов коммутатора 23 этого блока и разрешения на срабатывание блоков по сигналам с выходов блока 5 сигналов всоответствии с указаниями в управляющей информации. Для этого процессор 1 бвыполняет операции, формирующие сиг-.налы управления соответственно . нана его выходах для сигналов управления, соединенньм с входами блока 5,а внутри этого блока - с входами для 5сигналов управления формирователей27-29, а также формирующие сигналыурравления на выходах для сигналовуправления, соединенных с входамиблоков 6, а внутри этих блоков - с фвходами для переключения триггеров12 разрешения, причем 1 риггеры разрешения в формирователях и в блокахб устанавливаются в состояние "1".До этого или после этого процессор 3, возможно (в соответствии сосвоей программой), формирует некоторые начальные сигналы управления навыходах блока 5 (так же, как в вариантах А и Б ) и инициирует начальные ЗОсрабатывания блоков 6 (так же, как вварианте Б, например, для того, чтобы произвести первое чтение из памяти данных 1 информации в сдвиговыйрегистр блока 2 для абонента, кото- з 5рый в дальнейшем принимает информацию .по сигналам, формируемым другим способом), после чего переходит в ждущий режим,40Таким образом, блок 5 в соответствии с начальной коммутацией, произ" веденной заранее на первом и втором коммутационных полях, и управляющей информацией, установленной процес45 сором 3 в его регистре узла 21, рабо-, тая, возможно, во взаимодействии с теми блоками 6, ксторые используются в качестве пересчетных схем, ведет обработку всех сигналов управления, 50 поступающих от абонента, и сигналов, формируемьм внутри устройства, и вырабатывает из них сигналы управления для абонентов, сигнапы для инициации срабатываний блоков 6 и для фор мирования в этих блоках сигнапов окончания работы по заданному командному слову. Собственно обмен информацией между абонентами н памятью 1 данных идет в общем аналогично варианту Б со следующими тремя отличиями.Во-первьм, одноразовые срабатывания блоков б инициируются не процессором, а сигналами, поступающими с выходов блока 5 на входы блока 6 автономного, а внутри этого блока, в частности, на информационные входы мультиплексора 10, где нужный сигнал выбирается в соответствии с кодом, устаиовленным заранее на кодовымвходе. Во-вторых, выходные сигналы узлов счетчиков 13-15, проходя на выходы в соответствии с теми кодами, которые установлены заранее на входах дешифратора 19, поступая далее навходы блока 5, могут устанавливать определенные разряды регистра 2 ч сигналов управления в этом блоке как в состояние "1", так и в состояние "О." (в зависимости от кодов, имеющихся на указанных вьпае кодовых входах дешифратора 19), и предназначены как правило, не для прерывания программ процессора, а для формирования управпяющих сигналов и организации взаимодействия блоков 6 между собой и с блоком 5.В третьих, окончание работы некоторого блока 6 но заданному командному слову может .определяться не количеством информации, прошедшей междуабонентом и памятью 1 данных, илине только этим количеством, но такжеодним из сигналов, поступающих свыходов блока сигналов управления 5 на входы блока 6. При наличии разрешающего сигнала на входе второгмультиплексора 11 из сигналов свходов блока, соединенных с входами мультиплексора 11, по номеру, указанному кодом на его входе, выбирается сигнал, который проходит на выход мультиплексора, устанавливает в "О" счетчики 13-15, проходит через дешифратор 19 на один иэ выходов блока и далее на соответствующий вход блока 5 сигналов управления,а в узле 18 производит либо записьв память 1 данньм в случае, еслиобмен идет в направлении от абонента, даже если сдвиговый регистр не. полностью заполнен, либо блокирует чтение из памяти 1 данных, еслипередача идет в направлении к абоненту, а сигнал окончания обмена по командному слову совпадает с сигналом освобождения памяти 1 данныхВзаимодействие блоков устройства между собой в варианте В осуществляется в основном через блок 5. Возможности, которые могут быть при этом реализованы, весьма разнообразны; конкретные особенности взаимодействия, как ясно из предыдущего опреЭделяются управляющей информациейв узлах 20 и 21,5Таким образом, изобретение позволяет повысить быстродействие устройства.149239 И. Хазоваунова грышев едактор аказ 18 одписно П "Патен 4 Ул. Проек Ужго/34 ВНИИПИ Госуда по делам из 13035, Москва, СоставителТехред С. Тирах 710твенного комитета С ретений и открытий -35, Раушская наб.,Корректор О. Тисодержит узел фиксации команды, два коммутатора, регистр маски прерывания, регистр сигналов управления, группу элементов И-ИЛИ и группу формирователей параметров сигналов, причем группа информационных входов блока соединена с информационными входами узла фиксации команды и регистра маски прерывания, управляющие входы которых и группы управляющих входов первого коммутатора и формирователей параметров сигналов группы образуют ГРУП пу командных входов блока, группы информационных входов формирователей параметров сигналов группы и первого коммутатора соединены с группой выходов второго коммутатора, выходы формирователей параметров сигналов группы соединены с первой группой входов второго коммутатора и в совокупности с группой выходов регистра сигналов управления образуют группу управляющих абонентских выходов блока, группа выходов первого коммутатора соединена с группой входов регистра сигналов управления, группа выходов которого соединена с первыми входами элемен-, тов И-ИЛИ группы и второй группой входов второго коммутатора, третья и четвертая группы входов которого являются группой входов управляющих сигналов абонентов и группой контрольных входов блока, группа выходов регистра маски прерывания соединена с вторыми входами элементов И-ИЛИ группы, выходы которых образуют выход блока, вторая группа управляющих входов первого коммутатора является группой сигнальных входов блока, выходы узла фиксации команды соединены с командными входами формирователей параметров сигналов группы и первого коммутатора, .кроме того, каждый блок управления интерфейсом гРуппы содержит триггер разрешения, узел фиксации команды, два мультиплексора, три счетчика, элемент И, дешифратор, узел обращения к памяти и формирователь стробирующнх импульсов, причем единичный вход триггера разрешения и управляющие входы первого мультиплексора, узла фиксации команды и узла обращения к памяти образуют разрешающий вход блока, группы информационных входов первого и второго мультиплексоров - группу управляющих входов блока, нулевой вход и выход триггера разрешения соединены соответственно с выходом элемента Ии разрешающим входом первого мультиплексора, группы управляющих входовпервого и второго мультиплексоров,разрешающий вход второго мультиплексора, установочные входы формирователя стробирующих импульсов узлаобращения к памяти, первого, второго и третьего счетчиков, первыйвход элемента И и первая группа входов дешифратора соединены с соответствующими разрядными выходами узлафиксации команды, выход первого мультиплексора соединен с разрешающимивходами формирователя стробирующихимпульсов и узла обращения к памяти,счетными входами первого, второгои третьего счетчиков, управляющийвход второго мультиплексора соединенс выходом второго счетчика, выходвторого мультиплексора соединенсо сбросовыми входами первого, второго, третьего счетчиков, блокирующимвходом узла обращения к памяти, вторым входом элемента И и первым входом дешифратора, выход первого счетчика соединен с управляющими входамиформирователя стробирующих импульсов,блока обращения к памяти и вторымвходам дешифратора, третий вход которого соединен с выходом третьегосчетчика, выходы формирователя стробнрующих импульсов и узла обращенияк памяти являются соответственно управляющим и адресным выходами блока, группа выходов дешифратора - группой сигнальных выходов блока, информационные входы узла фиксации команды и узла обращения к памяти образуют группу информационных входовблока, кроме того, блок управлениябуферной памятью данных содержитузел фиксации запросов, узел приоритета, .три элемента ИЛИ, группу элементов И,триггер, элемент задержки игруппу элементов И-ИЛИ, причем входы узла фиксации запросов и элементовИ-ИЛИ группы образуют группу входовблока, выходы узла фиксации запросовсоединены с входами узла приоритета,первая и вторая группы выходов которого соединены соответственно с входами первого и второго элементов ИЛИ,выходы которых через третий элементИЛИ соединены с первым входом триггера и через элемент задержки - с вторым его входом, выход триггера соединен с разрешающим входом узла приузла приоритета, а "их выходы оборитета, промежуточные выходы элемента задержки соединены с первыми входами элементов И группы, вторые входы которых соединены с выходами 1149239разуют вторую группука, выходы первого иментов ИЛИ и выходыИ-ИЛИ образуют первуюходов блока,выходов бло-. второго элеэлементовгруппу вы 1Изобретение относится к вычислительной технике, в частности к системам обмена информацией, и может бытьиспользовано при построении каналовЭВМ, обеспечивающих обмен с разнородными устройствами ввода-вывода,при построении устройств управлениявнешними устройствами (устройствамиввода-вывода), обеспечивающих обменс разнородными каналами ЭВМ, и припостроении самостоятельных устройствсопряжения для обеспечения обменамежду разнородными ЭВМ и (или) разнородными устройствами ввода-вывода.Известно устройство для обменаинформацией, содержащее блоки связиустройств ввода-вывода и каналов ЭВМ(в дальнейшем - блоки интерфейса абонентов) и процессор, управляющийбуфером данных и блоками интерфейса, с запоминающим устройством длякоманд и операндов, блок управленияблок приоритета и блоки коммутации 1 11Недостатком этого устройства является его ограниченная универсальностьпри связи с разнотипными абонентами.Наиболее близким к изобретениюпо технической сущности является устройство обмена, содержащее буфернуюпамять данных, интерфейсные блоки,память команд и операндов, управляе"мые процессором 1.23,Недостатками известного устройства являются недостаточная универсальность при работе с разнотипными абонентами и низкое быстродействие,Целью изобретения является расширение области применения за счетобеспечения возможности подключенияабонентов с различными интерфейсамии повышение быстродействия.Поставленная цель достигаетсятем, что в устройство, содержащеебуферную память данных, группу интерфейсных блоков абонентов, запоминающий блок команд и операндов,блок выборки команд из памяти, прйчем информационный вход-выход буферной памяти данных через первую ин-формационную шину соединен с информационными входами-выходами интерфейсныхблоков абонентов группы, информационный.вход-выход блока выборки команд иэпамяти через вторую информационную 10 шину соединен с информационным входом-выходом запоминающего блока команд и операндов, введены блок формирования управляющих сигналов, блокуправления буферной памятью данныхи группа блоков управления интерфейсом, причем группа информационных входов блоков управления интерфейсом групп и группа информационных входов блока формирования управо ляющих сигналов соединены через вторую информационную шину с группойинформационных выходов блока выборкикоманд иэ памяти, первая группа командных выходов блока выборки .ко- манд из памяти соединена с группойкомандных входов блока формированияуправляющих сигналов, группа входовуправляющих сигналов абонентов которого является группой одноименныхвходов устройства., а группа управляющих абонентских выходов является группой одноименных выходов "устройства и соединена с группой,управляющих входов каждого блокауправления интерфейсом грУппы, группа сигнальных выходов которого соединена с группой одноименных входовблока формирования управляющих сигналов, группа контрольных входов которого соединена с выходами "ошибки"интерфейсных блоков группы, выходблока формирования управляющих сигналов соединен с блокирующим входомблока выборки команд из памяти, выход которого соединен с адресиъаювходом запоминающего блока команди операндов, вторая группа командных выходов блока выборки команд иэпамяти соединена с разрешающими входами блоков управления интерфейсомгруппы, выходы управления интерфессом и адресные выходы которых соединены соответственно с управляющимивходами интерфейсных блоков группыи группой входов блока управления . 10буферной памятью данных, первая ивторая группы выходов которого соединены соответственно с группой адресных входов буферной памяти данных иразрешающими входами интерфейсныхблоков группы, причем блок формирования управляющих сигналов содержитузел фиксации команды, два коммутатора, регистр маски прерывания, регистр сигналов управления, группу 20элементов И-ИЛИ и группу формирователей параметров сигналов, причемгруппа информационных входов блокасоединена с информационными входамиузла фиксации команды и регистра маски прерывания, управляющие входы которых и группы управляющих входовпервого коммутатора и формирователейпараметров сигналов группы образуютгруппу командных входов блока, группы 30информационных входов формирователейпараметров сигналов группы и первогокоммутатора соединены с группой выходов второго коммутатора, выходыформирователей параметров сигналовгруппы соединены с первой группойвходов второго коммутатора и в совокупности с группой выходов регистрасигналов управления образуют группууправляющих абонентских выходов блока, группа выходов первого коммутатора соединена с группой входоврегистра сигналов управления, группа выходовкоторого соединена с первыми входамиэлементов И-ИЛИ группы и втоРой груп пой входов второго коммутатора, третья и четвертая группы входов которого являются группой входов управляющих сигналов абонентов и группойконтрольных входов блока, группа выходов регистра маски прерывания соединена с вторыми входами элементовИ-ИЛИ группы, выходы которых образуют выход блока, вторая группа управляющих входов первого коммутатора яв-уляется группой сигнальных входов бло"ка, выходы узла фиксации команды соединены, с. командными входами формиро" вателей параметров сигналов группы н первого коммутатора, кроме того, каждый блок управления интерфейсом группы содержит триггер разрешения,Лузел фиксации команды, два мультиплексора, три счетчика, элемент И, дешифратор, узел обращения к памятии формирователь стробирующих импульт сов, причем единичный вход триггера разрешения и управляющие входы перваго мультиплексора, узла фиксациикоманды и узла обращения к памятиобразуют разрешающий вход блока,группы информационных входов первогои второго мультиплексоров образуютгруппу управляющих входов блока, нулевой вход и выход триггера разрешения соединены соответственно с выходом элемента И и разрешающим входом первого мультинлексора,группыуправляющих входов первого и второго мультиплексоров, разрешающий вход второго мультиплексора, установочные. входы формирователя стробирующих импульсов узла обращения кпамяти, первого, второго и третьего счетчиков, первый вход элемента И и первая группа входов дешифратора соединены с соответствующими разрядными выходами узла фиксации команды, выход первого мультиплексора соединен с разрешающими входами формирователя стробирующих импульсов и узла обращения к памяти, счетнымн входами первого, второго и третьего счетчиков, управляющий вход второго мультиплексора соединен с выходок втарого счетчика, выход второго мультиплексора соединен со сбросовыми входамй первого, второго и третьего счетчиков, блокирующим входом узла обращения к памяти, вторым входом элемента И и первым входом дешифратара, выход первого счетчика соединен с управляющими входами формирователя стробирующих импульсов, блока обращения к памяти и вторык входом дешифратора, третий вход . которого соединен с выходом третьего счетчика, выходы формирователя стробирующих импульсов и узла обращения к памяти являются соответственно управляющим и адресным выходами блока, группа выходов дешифратора является группой сигнальных выходов блока, информационные входы узла фиксации команды и узла обращения к памяти образуют группу информационных входов блока, кроме того,блок управления буферной памятьюданных содержит узел фиксации запросов, узел приоритета, три элементаИЛИ, группу элементов И, триггер, 5элемент задержки и группу элементовИ-ИЛИ, причем входы узла фиксациизапросов и элементов И-ИЛИ группы образуют группу входов блока, выходыузла фиксации запросов соединены свходами узла приоритета, первая ивторая группы выходов которого соедине ны соот ветстве нно с входами первогои второго элементов ИЛИ, выходы которых через третий элемент ИЛИ .соеди иены с первым входом триггера и через/элемент задержки - с вторым его входом, выход триггера соединен с разрешающим входом узла приоритета, промежуточные выходы элемента задержки , 26соединены с первыми входами элементов И группы, вторые входы которыхаоединены с выходами узла приоритета,. а их выходы образуют вторую группувыходов блока, выходы первого и второго элементов ИЛИ и выходы элементов И-ИЛИ образуют первую группувыходов блока.На фиг. 1 приведена структурнаясхема устройства; на Фиг. 2 - струк- ЗОтурная схема блока управления интерфейсом; на фиг. 3 " структурная схема блока Формирования управляющихсигналов; на фиг. 4 - пример возможного построения блока управления З 5буферной памятью данных,Устройство содержит буферную память 1 данных, группу интерфейсных блоков 2 абонента, блок 3 выборки команд из памяти (процессор), запоминающий блок 4 команд и операндов, блок 5 формирования управляющих сигналов, группу блоков 6 управления интерфейсом, блок 7 управления бу фер ной памятью данных, информационную шину З,информационную шину 9 абонента, мультиплексоры 10 и 11,триггер 12 разрешения, счетчики 13-15, элемент . И 16, формирователь 17 стробирующих Ьо импульсов, узел 18 обращения к памяти, дешифратор 19, узлы 20 и 21 фиксации команды, коммутаторы 22 и 23, регистр 24 сигналов управления, регистр 25 маски прерывания, форми рователь 26 сигналов прерывания, формирователи 27-29 параметров сигналов, узел 30 Фиксации запросов,узел 31 приоритета, элементы ИЛИ 32-34, триггер 35, элемент 36 задержки, группу элементов И 37, группу элементов И-ИЛИ 38.Устройство работает следующим образом.До начала работы при сборке системы в постоянное запоминающее устройство, являющееся частью запоминан щего блока 4 команд и операндов, заносится программа работы процессора и необходимые для ее исполнения константы, на коммутационных полях узлов 20 блоков 6 управления интерфейсом набирается постоянная часть . управляющей информации, необходимой для работы этих блоков (например, указание о том, потенциальные или импульсные сигналы должен будет выдавать абоненту соответствующий блок 2 интерфейса, длительность выходных импульсов и т.д.), на первом коммутационном поле узла 21 блока 5 набирается постоянная часть управляющей информации, необходимой для ра боты этого блока (например, указания о полярности и длительности выходных сигналов узлов автономной обработки сигналов), на втором коммутаторе 23 блока 5 устанавливается опредепенная коммутация входов для сигналов управления, поступаювщах от абонентов на входы блока и его собственных выходов, выходы блока 5 соединяются с проводами для передачи сигналов управления к абонентаи, а информационные входы и выходы блоков 2 - с информационными шинами абонентов (устройств ввода-вывода и/иликаналов ЗВИ).Дальнейшая работа устройства осуществляется под управлением программы процессора 3.При исполнении определенных команд (т,е. команд с онределенньеи кодами онерации) процессор организует чтение из блока 4 переменных частей управляющей информации для блока 5 или для блоков 6 и вырабатывает сигналы соответственно а выходах для сигналов управления, при получении которых в блоке 5 или в каком-либо из .блоков 6 происходит прием информации из информационной шины запоминающего блока 4 в регистр командного слова, имеющийся в"составе узла 21 блока 5, или в регистр командного слова узла 20 блока 6. Аналогичным образом про 1149239цессор (при исполнении команд с другими кодами операции) организует пересылку информации из запоминающего блока 4 в регистр 25 маски прерываний,имеющийся в составе блока 5, и в регистры начального адреса узла 18 вблоках.Программа процессора может бытьпостроена так, что в дальнейшей работе устройства процессор берет насебя полностью все Функции по управлению интерфейсом. Рассмотрим этотвариант,Вариант А. Разводка сигналов управления от абонентов на коммутаторе 523 и информация в регистре 25 маскипрерываний блока 5 таковы, что любойсигнал управления, поступающий поинтерфейсу от какого-либо абонентана один из входов блока 5, всегда 2 Овызывает появление сигнала на одномиз выходов блока 5, поступая на соответствующий вход из числа входов длясигналов прерывания процессора 3,Этот сигнал инициирует выполнениев процессоре 3 программы, котораяобрабатывает необходимую реакцию напоступивший от абонента сигнал управления.В свою очередь процессор имеет ЗОвозможность при исполнении определенных команд (с определенными кодами операции) выдавать сигналы насвои выходы для сигналов управления,которые, поступая на входы блока 5, З 5а внутри блока 5 - на входы коммутатора 22, устанавливают в состояниеили "О" определенные триггеры врегистре 24 сигналов управления,при этом на выходах блока 5 Формируются сигналы управления для абонентов.Обмен информацией между абонентами и памятью 1 данных в рассматриваемом варианте организации работыосуществляется следующим образом,Первоначально процессор устанавливает в узле 20 блока б, связанного через блок 2 с данным абонентом, информацию, которая в совокупности с управляющей информацией, набранной на коммутационном поле узла20, указывает, что мультиплексоры 1 Ои 11 не должны срабатывать от сигналов на нх информационньи. входах, а 55также содержит указания о направлении обмена, формате абонента, о том,имеются ли в составе информации, с которой работает абонент, разряды контроля байтов по вод 2 и о полярности сигналов контроля, форме и длительности выходных информационных сигналов для абонента, количестве сдвигов, которые должны быть выполнены для заполнения или освобождения сдвигового регистра в блоке 2, о запрещении выдачи выходных сигналов вторым и третьим счетчиками 14 и 15 для случая, когда информация передается в направлении от абонента, а при передаче информации в обратном направлении - о количестве входных сигналов второго счетчика 4, при достижении которого им должен быть сформирован выходной сигнал, третьему счетчику 15 выдача выходных .сигналов в рассматриваемом варианте запрещается при любом направленки обмена, о формате обращения к памяти 1 данных в интересах обмена информацией с данным абонентом.Далее процессор 3 формирует сигналы на одном из своих выходов для сигналов управления - том, который соединен одним из входов нужного блока б. Эти сигналы проходят непосредственно на выход первого мультиплексора О и с него - на счетный вход первого счетчика 13, на вход формирователя 17 и на вход узда 18.Таким образом, в рассматриваемой ситуации гервый сигнал, выданный процессором 3 на том из его выходов для сигналов управления, который внутри рассматриваемого блока 6 соединен с дополнительным входом первого мультиплексора Ю, в конечном итоге приводит к приему в сдвиговый регистр блока 2 группы разрядов с информационной щииы.абонента, причем размер группы соответствует Формату абонента и последующему сдвигу информации в этом регистре на такое же количество разрядов, а также к увеличению на единицу кода в счетчике 13 в блоке 6, связанном с данным блоком 2.До тех пор, пока сдвиговый регистр в блоке 2 не будет заполнен, последующие сигиалы на том же выходе процессора будут производить аналогичное действие. При заполнении сдвигового регистра и блоке 2 (т.е. когда количество информации в регистре будет равно заданному формату обращения к буферу данных) код, накопленный влсчетчике 13, совпадает с кодом, установленным заранее на тех выходах узла20, которые соединены с установочными входами указанного счетчика 13,в результате чего сигнал, поступающий на его счетный вход, вызываетпоявление выходного сигнала. Выходпервого счетчика 13 соединен с управляющим входом формирователя 17 и свходом узла 18,1 ОПоступая на вход формирователя 17,выходной сигнал счетчика 13 блокирует сигналы сдвига таким образом, чтопоследний из сигналов, поступающихна вход. формирователя, не вызываетпоявления управляющего сигнала "Сдвигна выходе, но обычным образом формирует стробы приема в сдвиговый регистр, в результате чего последняягруппа разрядов от абонента принимается в свдиговый регистр блока 2.Общее количество сигналов, инициируемых процессором 3 для одноразового срабатывания блока для выполнения одного сеанса связи, равно вообще отношению формата обращения к памяти 1 данных к формату абонента. Например, если формат абонента 1 байт,а формат обращения к памяти 4 байта,то количество сигналов процессора равно 4, Могут быть и исключения из этого правила, например, если форматабонента 1 бит, слово абонента имеетформат 27 бит, причем контроль пошод 2 не используется, то количество З 5сигналов процессора для выполнениясеанса связи равно 27, формат записив память 1-4 байта с приформированными контрольными разрядами всего36 бит), но в последнем байте 5 ин- оформационных разрядов не заполнены,В зависимости от свойств абонентапрограмма процессора либо самостоятельно определяет интервалы временимежду указанными сигналами, либоопирается на сигналы прерывания, формируемые из управляющих сигналов отабонента,Частный случай описанного сеансаобмена состоит в том, что формат або нента равен Формату обращения х буферу данных. В этом случае в узле20 должен быть установлен код1 10001 в тех выходных разрядах,которые соединены с установочным 5входом счетчика 13, первый же сигнал от процессора, прошедший черезвход первого мультиплексора 10 на его выход, проходит также на выходсчетчика 13. Как видно, никаких сдвигов в сдвиговом регистре блока 2 приэтом не происходит, а сразу срабатывает узел 18, инициирующий записьв память 1 данных информации, принятой от абонента в сдвиговый регистр блока 2Сеанс обмена абонента с памятью1 данных в случае, когда передачаинформации идет в направлении отпамяти данных к абоненту, для рассматриваемого варианта работы устройства идет аналогично описанномувыше случаю передачи информации вобратном направлении со следующимиотличиями,Первый инициированный процессоромсигнал, прошедший в блоке 6 черезмультиплексор 10, поступает навход формирователя 17. Тот же сигнал, поступая на вход узла 18, проходит в нем на тот из выходов сигналов и адресов обращения к памяти 1данных от блока 6 в качестве сигнала "Чтение". Другие цепи узла 18работают при этом так же, как призаписи см. выше), Сигнал "Чтение"из блока 6 поступает далее на одиниз входов блока 7, в результатечего на одном из выходов блока 7управления буфером данных формируется команда Чтение" (а команда "Запись." на выходе). Сигнал с выходадля ответных сигналов блока 7, который в цикле записи в блоке 2 быпзаблокирован, в рассматриваемом случае в надлежащий момент времени разрешает прием в сдвиговый регистр блока 2 информации с информационной шины, прочитанной из памяти 1 данных,для чего проходит через соответствующий вход для сигналов управленияблока 2 на вход для строба приема,имеющийся в числе входов для сигналов управления входными логическимисхемами.Если формат абонента меньше, чемформат обращения к памяти данных,то второй сигнал, инициированный про"цессором и прошедший на выход мультиплексора 10 в блоке 6, поступаетна вход формирователя 17 и Формируеткоманду "Сдвиг". Выходной сигнал,поступая через один из выходов блока6 на соответствующий вход для сигналов управления блока 2, являетсястробом дпя выдачи информации из сдви 1149239гового регистра блока 2 к абоненту. Одновременно внутри формирователя 17 выходной сигнал пропускает сигналы ге" нератора импульсов на счетный вход счетчика (не показаны), Когда коли чество прошедших импульсбв сравняется с заданным кодом длительности выходного сигнала, поступающего от узла 20 на группу входов формирователя 17, которая соединена с установочными входами счетчика, выходной сигнал которого снимает строб выдачи информации к абоненту. Если старший разряд кода длительности импульса содержит "единицу", то выходной сигнал указанного счетчика блокируется, а блок 2 выдает абоненту потенциальные сигналы.В действительности при выдаче импульсных сигналов команда "Сдвиг" должна быть задержана на длительность строба выдачи из сдвигового регистра.Каждый из последующих сигналов с выхода мультиплексора 10 также вызывает только выполнение сдвига в сдвиговом регистре блока 2 и выработку строба для выдачи очередной группы разрядов к абоненту.Так происходит до тех пор, пока одновременно с сигналом на выходе ЗО мультиплексора 10 не появится также сигнал на выходе счетчика 13, обозначающий в данном случае освобождение сдвигового регистра в блоке 2 и поступающий на вход формирователя 17 и З 5 на вход узла 18.В отличие от ситуации, когда ин- формация передается от абонента к памяти 1 данных и когда количество сигналов, которые процессор должен 40 инициировать на выходе мультиплексора 10, для выполнения одного сеанса связи с абонентом равно вообще отношению формата обращения к буферу данных к формату абонента, в рассматриваемой ситуации количество этих сигналов должно быть на один больше Поскольку первый из указанных сигналов израсходован на чтение информации из памяти 1 данных в сдвиговый 5 о регистр, сигнал "Сдвиговый регистр(1заполнен (освобожден) на самом деле формируется счетчиком 13 в блоке 6 в момент, когда освобождение сдвигового регистра еще не закончено и тре.5; буется дополнительное одноразовое срабатывание блока автономного управления интерфейсом.Указанный дополнительный сигнал с выхода мультиплексора 10, поступая на вход формирователя 17, не вызывает появления команды Сдвиг" на выходеЧастный случай описанного сеанса обмена, когда формат абонента равен формату обращения к буферу данных, отличается от рассмотренного выше аналогичного частного случая для передачи информации в направлении от абонента, Если при передаче информации от абонента для указан-. ного частного случая процессор должен был инициировать всего один сигнал одноразового срабатывания , блока автономного управления интерфейсом, то здесь необходимы два таких сигнала. Код, устанавливаемый в узле 20, как и при приеме от абонента, должен быть "0001". Поэтому первый сигнал одноразового срабатывания с выхода мультиплексора 10 вызывает одновременно и сигнал "Сдвиговый регистр заполнен (освобожден)" на выходе узла счетчика 13, Эти два сигнала, поступая одновременно на входы формирователя 17, приводят к появлению сигнала "Чтение" и моди-, Фикации адреса. Чтобы следующий сигнал одноразового срабатывания блока 6 не вызвал появления повторного . сигнала "Чтение" и еще одной модификации адреса, на входах счетчика 14 должен быть заранее установлен код "0010". Тогда одновременно с вторым сигналом одноразового срабатывания блока 6 появляется сигнал на выходе счетчика 14, который проходит непосредственно на выход мультиплексора 11. Второй сигнал одноразового срабатывания блока 6, поступая на вход формирователя 17, формирует строб выдачи информации из сдвигового регистра блока 2 абоненту, На этом сеанс связи с абонентом заканчивается.Рассмотрим вариант работы устройства, в котором вся обработка сигналов для абонентов, т.е. обмен информацией мелду абонентами, с одной стороны, и памятью 1 данных с другой, идут по-нрежнему, как и в варианте А под непосредственным управлением процессора Э, .но существенным образом используются возможности блока5 и блоков 6, вследствие чего достигается существенная экономияв количестве операций процессора,приходящихся на выработку одногосигнала управления для абонента ина реализацию собственно обмена.Указанная экономия в этом варианте, 5называемом далее вариантом Б, достигается в случаях, когда должна Формироваться серия однотипных сигналови выполняться серия однотипных сеан 10сов связи с абонентом,Вариант Б, Если должна формироваться серия однотипных сигналов управления для абонента, то процессор первоначально засыпает (так как это было 15 описано выше) в регистр узла 21 блока 5 командное слово, которое в совокупности с информацией, набранной на коммутационном после указанного блока, содержит указания, которые с выходов 20 узла 21 поступают на кодовые входы какого-либо из формирователей 27-29 о необходимой временной задержке .выходных сигналов относительно сигналов процессора, которые в дальнейшем 25 инициируют срабатывание данного узла, о длительности и полярности выходных сигналов.Далее процессору достаточно выполнить всего одну команду, Формирующую 30 сигнал управления на том из его выходов, который связан с определенным входом для управления формирователей 27-29, в результате на выходе данного Формирователя, являющемся одним иэ выходов блока 5 и соединенным с одним из проводов для передачи сигналов управления аобоненту, формируется сигнал, длительность которого, полярность и временная задержка о относительно сигнала управления, выданного процессором, определены заранее, а необходимость в операцияхпроцессора для переключения триггерав регистре сигналов управления, отсчета требуемой длительности сигналауправления и возвращения триггера врегистре 24 в исходное состояние (носле истечения необходимой длительности импульса) отпадает. Существенно 5 оупрощаются также программы процессора для того случая, когда выдаваемыйсигнал должен быть по времени увязанс операциями, осуществляющими собственно обмен с абонентом (сдвиги 55в сдвиговом регистре блока интерфейса, выработка стробов вшдачи изсдвигового регистра и т,п.). При организации собственно обмена с абонентом в рассматриваемом варианте организации работы устройства предполагается, что однородные сеан- сы обмена информацией между абонентом и памятью данных будут повторяться многократно, причем в памяти данных будут выбираться последовательные адреса. Если количество сеансов обмена велико, то область адресов должна быть ограничена и замкнута в кольцоПервоначально, как и в варианте А, процессор засыпает управляющую инФормацию в регистр узла 20 блока 6 и адрес, соответствующий начальному адресу отведенной области адресов в памяти 1 данных, в регистр начального адреса в узле 18. Информация, засыпаемая в регистр командного сло" ва, в совокупности с информацией, набранной на коммутационном поле узла 20, должна, в дополнение к тому, что требовалось дла варианта А, содержать указание о необходимости органиэации кольца в .буфере данных и о размере кольца (в виде соответ- ственно "единицы" на одном из входов узла 18, в противном случае кольцо не организуется) . В отличие от варианта А в случаях, когда программа процессора должна соответствующим образом реагировать на завершение обмена определенным количеством . информации (например, на заполнение нли освобождение половины объема области адресов, отведенной в буфере), и/или если заранее известно количество однородных сеансов обмена, которые нужно выполнить, после чего программа процессора должна произвести некоторые новые операции информация в регистре узла 20 и на коммутационном поле узла 30 должна содержать коды для входов счетчиков 15 и 14, разрешающие выработку сигнала и соответствующие тому количеству одноразовык срабатываний блока, при котором должен быть выработан промежуточный сигнал для процессора и/или закончено выполнение заданного количества однородньвс сеансов обмена. Кроме того, на выходах узла 20 должны быть установлены коды, передаваемые на входы дешифратора 19, ,соответствующие тем номерам разрядов регистра 24, в которые должны передаваться промежуточные сигналы для про