Процессор ввода-вывода

филиал ППП "Патент" Проектная, 4 зго ираж 710сударственного ки изобретений иМосква, Ж"35, Рауш Подписноеитета СССРкрытийкая наб., д1149240 входом первого счетчика и с первымвходом восьмого регистра, второй,третий, четвертый и пятый входы шестого коммутатора соединены соответственно с девятым входом блока обмена,с выходом седьмого триггера, с выходом десятого регистра и с вторым .выходом двунаправленного коммутато"ра, выход трикадцатого триггера 1Изобретение относится к вычислителькой технике, а именно к процессам ввода-вывода, и может быть использовано для построения многопроцессорных вычислительных комплексовс разветвленной сетью внешних уст"ройств,По основному авт.св. У 934465 известен процессор ввода"вывода, со 0держащий блок управления, первыйвход которого соединен с входом процессора, выход блока управления соединен с первыми входами первого блока регистров стека регистров арифЭ Э5метического блока, первого, второго,третьего и четвертого регистров ичерез пятый регистр - с первым входом шестого регистра, выход которогосоединен с первым входом каждогоблока обмена группы, группа выходовшестого регистра через пятый дешиф"ратор соединена с вторыми входамисоответствующих блоков обмена группы, первый выход первого регистрачерез второй дешифратор соединен с25вторым входом блока управления, третий вход которого соединен с первымвыходом первого блока регистров,второй вход которого и второй входвторого регистра соединены с вторьввыходом первого регистра, второйвход которого и четвертый вход блокауправления соединены с первым выходом седьмого регистра, вход которогои третий вход первого регистра соединены с выходами восьмого регистра,выход второго регистра соединен свторыми входами арифметического блокаи стека регистров, выход последнегосоединен с третьим входом второго ре" 40гистра и пятым входом блока управлесоединен с шестым выходом блока обмена, второй, третий и четвертыйвходы седьмого коммутатора соединенысоответственно с двенадцатым входомблока обмена, вторым выходом двунаправленного коммутатора и выходомдевятого триггера, второй выходдевятого регистра соединен с третьимвыходом блока обмена,3ния, второй выход первого блока регистров соединен с третьим входом арифметического блока, выход которого через девятый регистр соединен с первым входом первого буферного регистра, выход последнего соединен с первым входом первого коммутатора, выход которого соединен с первым входом десятого регистра, группа выходов последнего является группой выходов процессора, группа входов которого соединена с группой входов логического коммутатора, первый выход которого соединен с первым входом первого приоритетного блока, выход которого ооединек.с вторыми входами четвертого, десятого и первого буферного регистров, шестым входом блока управления и первым входом одиннадцатого регистра, выход которого соединен с третьим входом каждого блока обмена группы, группа выходов одиннадцатого регистра через третий дешифратор соединена с четвертыми входами соответствующих блоков обмена группы, первый выход каждого из которых соединен через второй приоритетный блок с группой входов двенадцатого регистра и первым входом двенадцатого регистра, выход которого соединен с вторым входом четвертого регистра, и через второй буферный регистр - с вторым входом первого коммутатора, второй, третий и четвертый входы двенадцатого регистра соединены с первым, вторым и третьим выходами каждого блока обмена группы, четвертые выходы которых соединены через третий приоритетный блок с группой входов восьмого регистра , вход которого соединен с вторым выходом каждого блока обмена3149240 группы, соединенного шиной обменас внешниМи устройствами, группа входов процессора соединена с группойвходов тринадцатого регистра, первыйвыход которого соединен с первым 5входом логического коммутатора и через четырнадцатый регистр - с вторымвходом одиннадцатого регистра и четвертым входом первого регистра, второй выход тринадцатого регистра через 30четвертый дешифратор соединен с третьим входом одиннадцатого регистра иседьмым входом блока управления, третий выход первого блока регистровчерез пятнадцатый регистр соединен 5с третьим входом. первого буферногорегистра и вторым входом шестого ре"гистра, Третий вход которого соединен с выходом третьего регистра ипервым входом пятого дешифратора, 20второй вход и выход которого соединены соответственно с вторым выходом седьмого регистра и третьим входом стека регистров, выходы четвертого регистра соединены с группой Ивходов первого приоритетного блока,второй выход логического коммутаторасоединен с первьм входом первого,триггера, кроме того, в устройствотакже входят второй блок регистров, 30шестой дешифратор и девять триггеров, причем выход десятого регистрасоединен с вторым входом логическогокоммутатора и входом второго блокарегистров, выход которого соединенс входом тринадцатого регистра итретьим входом логического коммутатора, второй и третий выходы которого соединены с первыми входами соответственно второго и третьего тригге ров, выход второго триггера черезпоследовательно соединенные четвертый и пятый триггеры соединен с пятымвходом каждого блока обмена группы,выход первого приоритетного блокасоединен с первыми входами шестогои седьмого триггеров входы восьмоготриггера соединены "с одним из выходов второго приоритетного блока ипервым и пятым выходами каждого блока обмены группы, выход восьмоготриггера через последовательно соединенные шестой и седьмой триггерысоединен с вторым входом третьеготриггера, выход которого соединен свторым входом первого триггера, выход последнего соединен с вторымвходом второго триггера, четвертый 4выход первого блока регистров соеди- нен через шестой дешифратор с входом девятого триггера, выход которого через десятый триггер соединен с шестым входом каждого блока обмена группы, при этом каждый блок обмена содержит пять коммутаторов, три дешифратора, десять регистров, два узла триггеров, буферную память, три счетчика, десять триггеров, двунаправленный коммутатор и элемент И, причем выход первого коммутатора соединен с первым входом буферной памяти, выход которой соединен с первьвк входом второго коммутатора, выход последнего соединен с первыми входами третьего коммутатора и двунаправленного коммутатора и вторым выходом блока, первый вход которого соединен с первыми входами первого коммутатора и первого узла триггеров, второй вход которого соединен с вторым входом блока, третий вход последнего соединен с первыми входами первого и второго триггеров ивторым входом первого коммутатора,четвертый вход блока соединен с первыми входами первого регистра итретьего триггера и третьим входомпервого коммутатора, пятый вход блока соединен с вторыми. входами буферной памяти и третьего триггера, выход которого соединен с первыми входами второго, третьего, четвертого,пятого и шестого регистров и вторымивходами второго и третьего коммутаторов, первый выход первого узлатриггеров соединен с четвертым выходом блока, второй выход первого узлатриггеров соединен с первыми входамичетвертого триггера и второго узлатриггеров, третьими входами буфернойпамяти, второго и третьего коммутаторов, четвертым входом первого коммутатора и вторыми входами второго,третьего, четвертого, пятого и шестого регистров, третьи входы которыхсоединены с соответствующими выходамитретьего коммутатора, шестой входблока соединен с вторым входом четвертого триггера, выход которогосоединен с вторым входбм второготриггера, четвертым входом третьегокоммутатора и первым входом пятоготриггера, выход которого соединен свторыми входами второго узла триггеров и двунаправленного коммутатораи с первым входом элемента И, выходкоторого соединен с четвертым входомбуферной памяти, пятым входом первогокоммутатора, вторым входом пятоготриггера и через шестой триггер - спятым входом буферной памяти и шестым 5входом первого коммутатора, выходпервого дешифратора соединен с вторымвходом первого триггера, первым входомседьмого триггера и третьими входамивторого и пятого триггеров, выходвторого триггера соединен с первымвходом седьмого регистра и черезвосьмой триггер - с первым входомчетвертого коммутатора и пятыми выходами блока и входом третьего комму"татора, выход первого триггера соединен с вторым входом седьмого регистра и первыми входами восьмого и девятого регистров, первого счетчика ипятого коммутатора, выход которогосоединен с шестым входом третьегокоммутатора и первым входом второгосчетчика, выход второго дешифраторасоединен с третьим входом первоготриггера, первым входом девятоготриггера и четвертыми входами второгои пятого триггеров, выходы третьегодашифратора соединены с вторыми входами седьмого и девятого триггеров,выход девятого триггера соединен ЗОс вторыми входами девятого регистра,пятого коммутатора, первого регистра,первого счетчика и третьим входомседьмого регистра, выход, которогосоединен с первым выходом блока, д 5седьмым входом третьего коммутатораи первым входом третьего счетчика,первые выходы которого и второгосчетчика соединены с восьмым и девятым входами третьего коммутатора, 4 овыход седьмого триггера соединен свторым входом восьмого регистра,четвертыми входами первого триггераи седьмого регистра и третьими входами пятого коммутатора и первых регистров и счетчика, выход первогорегистра соединен с шестым входом буФерной памяти и входом десятого регистра, выход первого счетчика соединен с четвертым входом второго ком мутатора и через десятый регистрс третьим входом двунаправленногокоммутатора, выход которого соединен с первым входом .десятого триггера, вторым входом элемента И, седьмым входом первого коммутатора,третьими входами восьмого и девятогорегистров и четвертыми входами аятаго коммутатора и первых регистра и счетчика, выход шестого триггера и первый выход второго узла триггеров соединены с третьим и четвертым входами первого узла триггеров, второй выход второго узла триггеров соединен с третьими входами седьмого и девятого триггеров, выходы восьмого регистра соединены с пятым входом первого триггера и первым входом второго дешифратора, выходы девятого регистра соединены с четвертым входом двунаправленного коммутатора и вторым входом второго дешифратора, третий выход второго узла триггеров соединен с вторым входом десятого триггера, выход которого соединен с третьим входом второго узла триггеров, пятым входом второго коммутатора и пятым входом двунаправленного коммутатора, соединенного с шиной обмена, вторые выходы второго и третьего счетчиков соединены с восьмым и девятым входами первого коммутатора, десятый вход которого соединен с выходом ветвертого регистра и вторым входом четвертого коммутатора, выход второго регистра через четвертый коммутатор соединен с третьим выходом блока и вторым входом третьего счетчика, выход третьего регистра соединен с пятыми входами второго и пятого триггера, выходы пятого и шестого регистров соединены с входами первого и третьего дешифраторов, выход девятого триггера соединен с шестым входом первого триггера 1.Недостатком известного устройства является его низкая производительность, обусловленная ограниченными ,функциональными возможностями, не позволяющими производить обмен:между двумя областями оперативной памяти без использования внешнего оборудования. Такой обмен информацией является необходимым условием обеспечения мультипрограммного режима вычислительной системы.Целью изобретения является повышение производительности процессора ввода-вывода в режиме передачи инФормации между двуми областями оперативной памяти.Поставленная цель достигается тем, что в процессор ввода-вывода введены седьмой дешифратор, одиннадцатый и двенадцатый триггеры, причем первый вход одиннадцатого триггерасоединен с выходом блока управления,второй выход первого блока регистровсоединен через седьмой дешифратор свходом двенадцатого триггера, выходкоторого. соединен с вторым входом 5одиннадцатого триггера, выход которого соединен с восьмым входом каждогоблока обмена группы, при этом п блоков обмена объединены попарно в Кгрупп (где К = и/2), причем третий, 10четвертый, пятый и шестой выходыпервого блока. обмена 1-ой группы(где= 1-К) соединены соответственно с девятым десятым, одиннадцатым и двенадцатым входами второго 15блока обмена -ой группы, третий,четвертый, пятый и шестой выходы которого соединены соответственно сдевятым, десятым, одиннадцатым идвенадцатым входами первого блока 20обмена х-ой группы, а в каждый блокобмена группы введены шестой и седьмой коммутаторы, одиннадцатый, двенадцатый и тринадцатый триггеры ивторой элемент И, причем в каждом 25блоке обмена восьмой вход блока соединен с первым входом одиннадцатоготриггера, второй вход которого соединен с вторым выходом первого узлатриггеров, выход одиннадцатого триггера соединен с четвертым входом пятого, вторым входом шестого, первымивходами двенадцатого и тринадцатоготриггеров, с девятым входом первогокоммутатора, с третьим входом дву- З 5направленного коммутатора и с первымвходом седьмого коммутатора, выходкоторого соединен с вторым входомпервого регистра, десятым входомпервого коммутатора, третьим входом 4 одевятого регистра и третьим входомпятого коммутатора, выход шестоготриггера соединен с шестым входомпятого триггера, выход которого соединен с третьим входом шестого триг- мгера, третий выход второго узла триггеров соединен с вторым входом двенадцатого триггера, выход которогосоединен с пятым выходом блока обмена и первым входом второго элемента 5 оИ, второй вход которого соединен содиннадцатым входом блока обмена,а выход соединен с четвертым входомвторого узла триггеров, выход второго коммутатора соединен с четвертым 55выходом блока обмена, одиннадцатыйвход первого коммутатора соединен содиннадцатым входом блока обмена,выход шестого коммутатора соединен с вторым входом тринадцатого триггера, с третьим входом первого счетчи-. ка и с первым входом восьмого регистра, второй, третий, четвертый и пятый входы шестого коммутатора соединены соответственно с девятым входом блока обмена, с выходом седьмого триггера, с выходом десятого регистра и с вторым выходом двунаправленного коммутатора, выход тринадцатого триггера соединен с шестым выходом блока обмена, второй, третий и четвертый входы седьмого коммутатора соединены соответственно с двенадцатым входом блока обмена, вторым выходом двунаправленного коммутатора и выходом девятого триггера, второй выход девятого регистра соединен с третьим выходом блока обмена.На фиг, 1-9 приведена блок-схема процессора ввода-вывода.Процессор содержит блок 1 управления, арифметический блок 2, блоки 3 и 4 регистров, приоритетные блоки 5-7, регистры 8-22, логический коммутатор 23, дешифраторы 24-29, буферные регистры 30-31, стек 32 регистров, коммутатор 33, триггеры 34-43, блоки 44 обмена, дешифратор 45, триггеры 46 и 47.Каждый блок 44 обмена содержит буферную память 48, коммутаторы 49- 53, узлы 54 и 55 триггеров, двунаправленный коммутатор 56, регистры 57-66, счетчики 67-69, дешифраторы 70-72, триггеры 3-82, элемент И 83, триггеры 84-86,коммутаторы 87-88, элемент И 89.В состав процессора дополнительно введены:седьмой дешифратор (элемент 45, фиг.1), который предназначен для дешифрации коДа признака внутреннего обмена (ВО); одиннадцатый триггер (элемент 47, фиг.3), который предназначен для приема признака ВО с выхода седьмого дешифратора через двенадцатый триггер (элемент 46, фиг.1) и передачи этого сигнала на восьмой вход каждого блока 44 обмена группы, причем установка триггера по сигналу ВО происходит при наличии соответствующего сигнала с выхода блока 1 таким образом, чтобы сигнал на выходе триггера 47 появлялся одновременно с информацией на выходе регистра 13; двенадцатый триггер предназначен для временногохранения и передачи на второй вход одиннадцатого триггера (элемент 47, фиг.3) сигнала признака ВО.В состав каждого блока 44 обмена дополнительно введеньм шестой ком" мутатор (элемент 87, Фиг. 6), который предназначен для Формирования сигнала управления выводом информации из буферной памяти 48; седьмой коммутатор (элемент 88, фиг, 6),ко 10 тарый предназначен для Формирования сигнала управления приемом информации в буферную память 48; одинна- цатый триггер (элемент 84, Фиг. 7), который предназначен для приема5 признака ВО с выхода триггера 47; двенадцатый триггер (элемент 85Фиг. 5), который предназначен для формирования сигнала "Пуск ВО"; тринадцатый триггер (элемент 86, фиг. 6), который предназначен для формирования сигнала "Прием информации ВО(ПРИВО)"; второй элемент И (элемент 89, фиг. 5), который предназначен для формирования сигнала25 "Пуск В 01", синхронного с соответствующим блоком обмена.Все устройства, входящие в состав процессора ввода-вывода, реализованы на интегральных микросхемах. На ин- ЗО формационных и управляющих входах триггеров имеются группы логических элементов ИИЛИ для организации ие обходимых логических функций.Работа процессоре ввода-вывода по 35 обмену начинается по сигналу ПРЦП (прерывание от центрального процессора), который Формируется центральным процессором при требованиях на ввод- вывод со стороны рабочих программ. 40 По этому сигналу в блоке 1 запускается временная диаграмма чтения слова БАК нэ состава карты работ по адресу, хранящемуся на регистре 3-9 блока 3 через арифметический блок 2 и 45 регистр 16, Далее блок 5 Формирует сигнал запроса и код признака абонента, которые поступают через регистр 17 к модулям оперативной памяти (ХОП) При этом на вход арифметического 50 блока 2 последовательно поступает содержимое блока регистров 3 и регистра 9. Происходит последовательное формирование адресов для запроса со" ответственно слова ТУС (таблица ус 1 55 ройств) и слова ТОЧ (таблица очередей). Адреса с выхода арифметического блока 2 последовательно передаются на адресный регистр 16. Блок 1 последовательно и одновременно с передачейадреса на регистр 16, Формирует запрос в ИОП по чтению слова ТУС и ТОЧ.Передача запросов и прием информациииз ИОП происходит аналогично чтениюслова БАК.Блок 1 производит анализ содержи,мого регистра стека 32 по номеру блока 4 и последовательно Формирует запросы в ИОП для чтения слов ДО(дескриптор обмена) и СО (словоОбмена), содержащих необходимую уп.равляющую информацию для блока 44.Слова ДО и СО последовательнопринимаются из ИОП на регистр. 8, откуда передаются на регистры блока 3,и их содержимое анализируется блоком 1, После этого из блока 1 на :регистр 10 передается код номера запускаемого блока обмена 44, а нарегистр 22 - информация с регистровблоке 3, в результате чего на регистре 22 Формируется управляющееслово обмена (УСО). Одновременно информация с регистра блока 3 поступает на вход дешифратора 45, на выходе которого Формируется сигналпризнака режима ВО и передается натриггер 46.На выходе блока 1 Формируютсясигналы, которые поступают на регистр12, а затем на регистр 13Одновременно на этот же регистр поступаетсодержимое регистра 22 и регистра10, а на вход триггера 47 поступаетсигнал с выхода триггера 46 и управляющий сигнал с выхода блока . Срегистра 13 сигналы передаются навходы выбранного узла 54. Узел 54Формирует последовательность управляющих сигналов для приема информации с регистра 13 в буферную память48 и с триггера 4 на триггер 84,Таким образом заканчивается операцияпо запуску .первого блока 44, участвующего в обмене информацией,По цепи внернего прерывания производится повторный запуск процессора ввода-вывода и осуществляетсяаналогичная операция по запуску второго блока 44.Одновременно с передачей управляющей информации на регистры 58-62 вкаждом блоке 44 пары происходит установка триггера 85 по сигналам с выхода триггера 84 и узла 55. Сигналс выхода триггера 85 поступает напервый вход логического элемента И 89, на второй вход которого поступает сигнал с триггера 85 второго блока 44. Сигнал "Пуск ВО" с выхода логического элемента И 89 поступает 5 на вход узла 55 и переводит каждый блок пары в режим обмена.Начало передачи информации определяется тем блоком 44, который находится в режиме Чтение (вывод из1110 МОП), что соответствует установкетриггера 79, В дальнейшем будем считать блок 44, работающий по выводу информации, первым блоком пары, а блок 44, работающий по вводу информации в МОП - вторым блоком пары.Наличие информации, выведенной из первой области МОП, в буферной памяти 48 первого блока 44 определяет формирование сигнала на выходе регистра 66, поступающего на четвертый вход коммутатора 87, и, при наличии сигналов с триггеров 79 и 84 на уп. равляющих входах коммутатора 87, передается на входы триггера 86, счет чика 67 и регистра 64. Сигнал с выхода триггера 86 через шестой выход первого блока 44 пары поступает на первый вход коммутатора 88. Одновременно информация из буферной памяти 30 48 первого блока 44 через коммутатор 50 и через четвертый выход блока 44 поступает через девятый вход второго блока 44 на второй вход коммутатора49, в результате чего информация, д поступившая из буферной памяти первого блока 44, записывается в регистр буферной памяти 48 второго блока 44.Наличие информации в буферной па о мяти 48 определяет установку триггера 73, на выходе которого формируется сигнал запроса на обращение в МОП. Код операции определяется сигналом на выходе триггера 81 и соответствует 45 вводу информации в МОП.Сигналы с выхода триггеров 73 и 81 поступают на вход регистра 63. Запроси код операции с выхода регистра 63,адрес с выхода коммутатора 52 и ин- о формация с выхода коммутатора 50 поступают через первый выход второгоблока 44 пары на вход регистра 19 иблока 6. С выхода регистра 19 информация поступает через регистры 11, 31 5 и 17 во вторую область оперативной памяти. Установившийся таким образом процесс передачи информации между двумя областями МОП происходит до тех пор, пока не будет передан весь заданный массив информации, после чего на выходе триггера 77 каждого канала формируется сигнал "Останов" поступающий на входы триггера 78 и узла 55. На выходе узла 55 устанавливается сигнал "Фаза окончания" (ФАЗОК), а на выходе триггера 78 формируется сигнал "Прием дескриптора результата" (ПРДР), который поступает на управляющие входы коммутатора 49 и буферной памяти 48 для приема информации с выхода регистра 60 и счетчиков 68 и 69.По сигналам управления, сформированным в узле 54, блок 1 формирует сигнал обращения в МОП по записи содержимого блока 3 в область МОП, занимаемую картой работ, завершая таким образом работу по передаче информации между двумя областями МОП.Введение новых узлов позволяет сократить в два раза затраты времени на передачу единицы информации по сравнению с адаптером "канал-канал", так как передача информации между двумя блоками обмена сводится фактически к передаче между регистрами буферной памяти и требует одного машинного такта (Ф ) на единицу информации (вместо 2 Фв адаптере).Отсутствие в предлагаемом изобретении внешних связей между блоками обмена по линиям интерфейсов повышает надежность процессора и дополнительно сокращает внешнее оборудование. Возможность программной коммутации пар блоков обмена позволяет оперативно производить обмен как с внешними устройствами, так и между областями оперативной памяти, что повышает общую производительность вычислительного комплекса.Кроме того, введение новых узлов позволяет производить автономную откладку процессора ввода-вывода без участия внешних устройств (режим "Тест" ), что повышает эксплуатационные характеристики процессора и значительно облегчает его откладку в процессе производства.