Устройство для вычисления элементарных функций

(23) Приоритет аарстквай каеитет СССР в делам взебретеи в открытий Опубликовано 30,06.82. Бюллетень24 3) УД( 68 .3(088,8 бликования описания 30 . 06 . 8 Дата Авторзобретенн Ъ В В с(7) Заяви электродинамики АН Украинско нс 4) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЭЛЕМЕНТАРНЫХ ФУНКЦИЙ оист- функн я явл со- го ыстомуриностиия 1Изобретение относится к вычисли-тельной технике, а именно к классуарифметических устройств для вычисления трансцендентных функций, и можетбыть использовано в цифровых моделирующих, управляющих и вычислительныхсистемах какобщего, так и специального применения.Известны микропроцессорные устройства для вычисления элементарных функоций, состоящие из приемных, буферныхи выходных регистров, коммутаторов,сдвигателей кодов, сумматоров и др.,в которых вычисление каждой функцииосуществляется с помощью соответствую-щей микропрограммы1.Недостатки указанных устройствсложность оборудования и микропрограммного управления, а также невыкое быстродействие,Известны цифровые устройства длявычисления ряда элементарных функций,содержащие регистры, блоки сдвига,блоки памяти, сумматоры-вычитатели,анализаторы сходимости и др., в которых процесс вычисления заключается в выполнении процедур псевдоумноже- ния и псевдоделения с целью реализации алгоритмов Волдера- Меджитта 2),Недостатки указанных устройств - ограниченные функциональные возможности и невысокое быстродействие, обусловленные наличием деформации вектора.Известны также цифровые уст ва для вычисления элементарных ций, тоже реализующие алгоритм Волдера-Меджитта и в которых д женив деформации вектора выбир формула численного интегрирова высокого порядка 3 .Недостатками таких устройст ется также недостаточно высоко родействие и малая точность.Наиболее близким к предлага по функциональному назначение, ципу действия и технической су является устройство для вычисл20 19 940 155 нен с управляющим входом соответст 10. вующего элемента ЗАПРЕТ и первым вхо 15 предыдущего элемента ЗАПРЕТ, выходы элементов И соединены с входами шиф 30 ходами второго и первого блоков сдвига соответственно, пятый выход блока35 управления соединен с вторым тактирующим входом третьего регистра.2. Устройство по и. 1, о т л и ч а ю щ е е с я тем, .что блок нормам 40 лизации числа содержит одноразрядныи блок памяти, элемент РАВНОЗНАЧНОСТЬ, мультиплексор, элементы ИСКДОЧАЮ 45 кода операций, вход которого соединен с входом кода операции блока анализа состояния, вход обнуления которого соединен с четвертым входом блока нормализации числа, причем управляющие входы приема информации четвертого и пятого регистров и счетчика соединены с пятым выходом блокауправления, третий вход которогосоединен с управляющим выходом блока анализа состояния, адресный и знаковый выходы которого соединены с адресной шиной и знаковой шиной устройства соответственно, входная управляющая шина и запускающий вход устройства соединены соответственно с входом кода операции и входом обнуления блока анализа состояния, блокирующий выход которого соединен с блокирующим входом блока памяти, второйвыход которого соединен с установочным входом счетчика, выход которогосоединен с управляющим входом блокаанализа состояния, информационныйвход которого соединен с выходамитретьего, четвертого и пятого сумматоров, выходы первого и второго сумматоров соединены с информационнымивходами четвертого и пятого регистров соответственно, выходы которыхсоединены с первыми информационнымивходами четвертого и пятого сумматоров соответственно, вторые информационные входы которых соединены с выЩЕЕ ИЛИ, элементы ЗАПРЕТ, элементы И,шифратор, первый и второй триггерыи регистр, выход которого являетсяпервым выходом блока, второй выходкоторого соединен с выходами элемента РАВНОЗНАЧНОСТЬ и первого триггера,управляющий вход которого соединенс управляющими входами регистра ивторого триггера и с вторым входомблока, первый вход которого соединенс .информационными входами мультиплексора и первой группой адресныхвходов одноразрядного блока памяти,вторая группа адресных входов которого соединена с первым входом элемента РАВНОЗНАЧНОСТЬ, первым информационным входом регистра, адреснымвходом мультиплексора и третьим входом блока, знаковый выход мультиплексора соединен с первыми входами всехэлементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вторыевходы которых соединены с разряднымивыходами мультиплексора, выход каждого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соедидом соответствующего элемента И, второй вход каждого элемента И соединенс информационным входом соответствующего элемента ЗАПРЕТ и выходом ратора, выход которого соединен свторым информационным входом регистра, выход одноразрядного блока памяти соединен с информационным входомпервого триггера, выход последнегоэлемента ЗАПРЕТ соединен с информационным входом второго триггера, выходкоторого является третьим выходом блока, четвертый вход которогосоединен с обнуляющим входом второготриггера, выход первого триггера соединен с вторым входом элемента РАВНОЗНАЧНОСТЬ. 3. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что блок управления содержит генератор импульсов, три элемента И, два триггера и мультиплексор, причем третий вход блока соединен с входом сброса мультиплексора, первый и второй управляющие входы которого соединены с прямыми выходами первого и второго триггеров соответственно, первый и второй информационные входы мультиплексора соединены с шиной сигнала "1", третий и четвертый информационные входы мультиплексора соединены с вторым входом блока, пятый информацяонный вход мультиплексора соединен с шиной сигнала "0", шестой информационный вход мультиплексора соединен с первым входом блока, единичным входом первого триггера, нулевым входом второго триггера и входом запуска генератора импульсов, седьмой и восьмой информационные входы мультиплексора соединены с шиной сигнала "1", первый и второй выходы мультиплексора соединены с информационными входами первого и второго триггеров соответственно, входы первого элемента И соединены с прямым выходом21 94015 первого триггера и инверсным выходом второго триггера, выход соединен с вторым выходом блока, первый и второй входы второго элемента И соединены с прямыми выходами первого и второго триггеров соответственно, а выход - с пятым выходом блока, третий выход которого соединен с первым выходом генератора импульсов, первый и второй входы третьего элемента 16 И соединены с инверсными выходами первого и второго триггеров соответ,ственно, а выход - с первым выходом блока, второй выход генератора импульсов соединен с третьими входами вто- З рого и третьего элементов И, четвертым выходом блока и тактирующими входами первого и второго триггеров. 5 22Источники информации, .принятые во внимание при экспертизе1. Смолов В,Б, и др. "Многофункциональные микропроцессорные модулидля систем управления роботамиЭлектронное моделирование", 1979,Н 1, с. 5, рис. 1,2. Байков В.Д. и др. "Аппаратурная реализация элементарных функцийв ЦВМ", Л., ЛГУ, 1975, с. 96.3, Абрамсон И.Т, и др. нМетодывычисления элементарных функций нацифровых моделях". - "Управляющиесистемы и машины", 1978, Ю 4, с. 8590.Авторское свидетельство СССР11 519717, кл. С 06 Г 15/34, 1975940155 7 О к/7 Г Составитель В. Аристоведактор С. Крупенина Техред Е,Харитончик орректор И. И Заказ 46687 П "Патент", г, Ужгород, ул. Проектная,или Тираж 731ИИПИ Государственногопо делам изобретений35, Иосква, Ж, Рау ком от скаЭ 9 ЙО элементарных функций, содержащее три регистра, четыре блока сдвига, блок памяти, семь сумматоров, четыре переключателя, блок управления, счетчик и блок анализа знака, Коррекция деформации вектора в этом устройстве осуществляется путем вычисления на каждом шаге частичных поправок 1 ,Недостатки известного устройства- невысокое быстродействие и узость области применения за счет ограниченного диапазона изменения аргумента и невозможности непрерывного генерирования функций с управляемым шагом, которые обусловлены зависимостью коэффициента деформации вектора от набора итераций, в результате чего этот набор задается фиксированным, поэтому вариации его, в зависимости от аргумента или режима функционирования, недопустимы.Цель изобретения - повышение быстродействия устройства и расширение области его применения за счет увеличения диапазона изменения аргумента и возможности непрерывного генерирования функций с управляемым шагом.Поставленная цель достигается тем, что в устройство, содержащее первый, второй и третий регистры, два блока сдвига, счетчик, блок памяти, блок управления и сумматоры, в котором выходы первого и второго регистров соецинены с первыми информационными входами первого и второго сумматоров соответственно, выходы первого и второго регистров соединены с информационными входами соответствующих блоков сдвига, выходы которых соединены с вторыми информационными входами второго и первого сумматоров соответственно, выходы третьего, четвертого и пятого сумматоров соединены с первыми информационными входами третьего, первого и второго регистров соответственно, вторые информационные входы которых соединены с входной информационной шиной устройства, запускающий вход и ответный выход устройства соединены соответственно с первым входом и первым выходом блока управления, второй выход которого соединен с управляющими входами приема информации первого, второго и третьего регистров, тактирующие входы первого и второго регистров и первый тактирующий вход третьего регистра соединены с третьим выходом блока управления, четвертый выход которого155 4 соединен со счетным входом счетчика,выход которого соединен с вторым входом блока управления, первый и второй информационные входы третьегосумматора соединены с выходом третьего регистра и первым выходом блокапамяти соответственно, адресная шинаустройства соединена с адресными входами блоков сдвига и памяти, знаковая шина устройства соединена с управляющими входами первого, второго, третьего, четвертого и пятого сумматоров, дополнительно введены четвертый и пятый регистры и блок анализач 1 о состояния, содержащии регистр кода операций, дешифратор и блок нормализации числа, первый и второй входыкоторого соединены соответственно синформационным и управляющим входами 2 о блока анализа состояния, адресный,знаковый, управляющий и блокирующийвыходы которого соединены с первым,вторым и третьим выходами блока нормализации числа и выходом дешифраторасоответственно, вход дешифратора соединен с третьим входом блока нормализации числа и выходом регистра кодаопераций, вход которого соединен с1 входом кода операции блока анализаЬостояния, вход обнуления которогосоединен с четвертым входом блока нор-мализации числа, причем управляющиевходы приема информации четвертогои пятого регистров и счетчика соединены, с пятым выходом блока управления,третий вход которого соединен с управляющим выходом блока анализа состояния, адресный и знаковый выходы. которого соединены с адресной шинойи знаковой шиной устройства соответ 4 оственно, входная управляющая шина изапускающий вход устройства соединенысоответственно с входом кода операциии входом обнуления блока анализа состояния, блокирующий выход которогосоединен с блокирующим входом блокапамяти, второй выход которого соединен с установочным входом счетчика,выход которого соединен с управляющим входом блока анализа состояния,информационный вход которого соединен с выходами третьего, четвертогои пятого сумматоров, выходы первогои второго сумматоров соединены с информационными входами четвертого ипятого регистров соответственно, выходы которых соединены с первыми информационными входами четвертого ипятого сумматоров соответственно,5 9 МОвторые информационные входы которыхсоединены с выходами второго и первого блоков сдвига соответственно,пятый выход блока управления соединен с вторым тактирующим входом 5третьего регистра,В устройстве для вычисления элементарных функций блок нормализациичисла содержит одноразрядный блокпамяти, элемент РАВНОЗНАЧНОСТЬ, мультиплексор, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ,элементы ЗАПРЕТ, элементы И, шифратор, первый и второй триггеры и регистр, выход которого является пер: вым выходом блока, второй выход которого соединен с выходами элементаРАВНОЗНАЧНОСТЬ и первого триггера,управляющий вход которого соединенс управляющими входами регистра ивторого триггера и с вторым входомблока, первый вход которого соединенс информационными входами мультиплексора и первой группой адресных входов одноразрядного блока памяти, вторая группа адресных входов которого р 5соединена с первым входом элементаРАВНОЗНАЧНОСТЬ, первым информационным входом регистра, адресным входом мультиплексора и третьим входом блока, знаковый выход мульти"плексора соединен с первыми входамивсех элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых соединены с разрядными выходами мультиплексора, выход каждого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ35соединен с управляющим входом соответствующего элемента ЗАПРЕТ и первым входом соответствующего элемента И, второй вход каждого элемента Исоединен с информационным входом соответствующего элемента ЗАПРЕТ и выходом предыдущего элемента ЗАПРЕТ, выходы элементов И соединены с входамишифратора, выход которого соединен свторым информационным входом регист,45ра, выход одноразрядного блока памя-ти соединен с информационным входомпервого триггера, выход последнегоэлемента ЗАПРЕТ соединен с информационным входом второго триггера, выход которого является третьим выходом блока, четвертый вход которогосоединен с обнуляющим входом второготриггера, выход первого триггера соединен с вторым входом элемента РАВНОЗНАЧНОСТЬ,55В устроистве для вычисления эле-ментарных функций блок управления содержит генератор импульсов, три эле 155 6мента И, два триггера и мультиплексор, причем третий вход блока соединен с входом сброса мультиплексора, первый и второй управляющие входы которого соединены с прямыми выходами первого и второго триггеров соответственно, первый и второй информационные входы мультиплексора соединены с шиной сигнала "1", третий и четвертый информационные входы мультиплексора соединены с вторым входом блока, пятый информационный вход муль типлексора соединен с шиной сигнала "0", шестой информационный вход мультиплексора соединен с первым входом блока, единичным входом первого триггера, нулевым входом второго триггера и входом запуска генератора импульсов, седьмой и восьмой информационные входы мультиплексора соединены с шиной сигнала "1", первый и второй выходы мультиплексора соединены с информационными входами первого и второго триггеров соответственно, входы первого элемента И соединены с прямым выходом первого триггера и инверсным выходом второго триггера, выход соединен с вторым выходом блока, первый и второй входы второго элемента И соединены с прямыми выходами первого и второго триггеров соответственно, а выход - с пятым выходом блока, третий выход которого соединен с первым выходом генератора импульсов, первый и второй входы третьего элемента И соединены с инверсными выходами первого и второго триггеров соответственно, а выход - с первым выходом блока, второй выход генератора импульсовсоединен с третьими входами второго и третьего элементов И, четвертым выходом блока и тактирующими входами первого и второго триггеров.На фиг. 1 представлена блок-схема устройства; на фиг. 2 - схема блока нормализации числа; на фиг. 3 - схема блока управления.Устройство содержит первый 1, второй 2, третий 3, четвертый М и пятый 5 регистры, первый 6 и второй 7 блоки сдвига, блок 8 памяти, первый 9, второй 10, третий 11, четвертый 12 и пятый 13 сумматоры, блок 14 управления, счетчик 15 и блок 16 анализа состояния, состоящий из регистра 17 кода операций, дешифратора 18 и блока 19 нормализации числа. Первый, второй и третий выходы блока 19 нормализации7 9401 числа соединены соответственно с адресным, знаковым и управляющим выходами блока 16 анализа состояния, блокирующий выход которого соединен с выходом дешифратора 18, вход которого и третий вход блока 19 нормализации числа соединены с выходом регистра 17 кода операций. Вход этого регистра 17 соединен с входом кода операции блока 16 анализа состояния, информацион в ный, управляющий входы и вход обнуления которого соединены соответственно с первым, вторым и четвертым входами блока 19 нормализации числа. Выходы третьего 11, четвертого 12 и пятого 13 сумматоров по шине 20 соединены с информационным входом блока 16 анализа состояния, знаковый выход которого по знаковой шине 21 соединен с управляющими входами всех сумматоров 9- 13. Адресный выход блока 16 анализа состояния по адресной шине 22 устройства соединен с адресными входами блоков 6 и 7 сдвига и блока 8 памяти, первый выход которого соединен с вторым информационным входом третьего сумматора 11, Блокирующий выход блока 16 анализа состояния соединен с блокирующим входом блока 8 памяти, второй выход которого соединен с установочным входом счетчика 15. Третий вход блока 14 управления соединен с управляющим выходом блока 16 анализа состояния, вход кода операции которого соединен с входной управляющей шиной 23 устройства. Вход обнуления блока 16 анализа состояния соединен с запускающим входом 24 устройства и первым входом блока 14 управления, первый выход которогоч 49 соединен с ответным выходом 25 устроиства. Второй выход блока 14 управления соединен по шине 26 с управляющими входами занесения информации первого 1, второго 2 и третьего 3 регистров, выходы которых соединены с первыми информационными входами первого 9, второго 1 О и третьего 11 сумматоров соответственно. Выходы первого 9 и второго 10 сумматоров соединены с информационными входами чет- фв вертого 4 и пятого 5 регистров соответственно, выходы которых соединены с первыми информационными входами четвертого 12 и пятого 13 сумматоров соответственно. Выходы третьего 11, четвертого 12 и пятого 13 сумматоров соединены с первыми информационными входами третьего 3, первого 1 и второго 2 регистров соответственно, вторые информационные входы которых соединены с входной информационной шиной 27 устройства. Четвертый выход блока 14 управления соединен со счетным входом счетчика 15, а пятый выход блока 14 управления соединен по шине 28 с вторым тактирующим входом третьего регистра 3 и с управляющими входами приема информации четвертого 4 и пятого 5 регистров и счетчика 15. Третий выход блока 14 управления соединен по шине 29 с тактирующими входами первого 1 и второго 2 регистров и с первым тактирующим входом третьего регистра 3, Выход 30 счетчика 15 соединен с управляющим входом блока 16 анализа состояния и вторым входом блока 14 управления. Выходы первого 1 и второго 2 регистров соединены с информационными входами первого 6 и второго 7 блоков сдвига соответственно. Выход первого блока 6 сдвига соединен с вторыми информационными входами второго 10 и пятого 13 сумматоров. Выход второго блока 7 сдвига соединен с вторыми информационными входами первого 9 и четвертого 12 сумматоров.Блок"схема (фиг. 2) одного из возможных вариантов выполнения блока 19 нормализации числа содержит одноразрядный блок 31 памяти, элемент РАВНОЗНАЧНОСТЬ 32, мультиплексор 33, элементы ИСКДОЧАЮЩЕЕ ИЛИ 34, элементы ЗАПРЕТ 35, элементы И 36, шифратор 37, первый 38 и второй 39 триггеры и регистр 40. Порядковые номера элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 34, элементов ЗАПРЕТ 35 и элементов И 36 приведены в скобках и соответствуют номеру разряда мультиплексора 33, начиная с младшего. Например, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, подключенный к второму младшему разряду мультиплекЧора 33, имеет номер 34(2), а соединенные с ним элемент ЗАПРЕТ и элемент И 35(2) и 36(2) соответственно. для и-разрядного мультиплексора элементы старшего разряда имеют номера соответственно 34(п), 35(п) и 36(п), так как и-й разряд является знаковым, Выход регистра 40 является первым выходом 41 блока 19 нормализации числа, второй выход 42 которого по шине соединен с выходами элемента РАВНОЗНАЧНОСТЬ 32 и первого триггера, 38. Выход второго триггера 39 является ,третьим выходом 43 блока 19 нормали40155 1 О прямыми выходами первого 52 и второго53 триггеров соответственно, информационные входы которых соединены спервым и вторым выходами мультиплексо 9зации числа, первый вход 44 которогосоединен с информационными входамимультиплексора 33 и первой группойадресных входов одноразрядного блока31 памяти. Управляющие входы регистра 40, .первого 38 и второго 39 триггера соединены с вторым входом 45блока, третий вход 46 которого соединен с второй группой адресных входов однооазрядного блока 31 памяти,с первым входом элемента РАВНОЗНАЧНОСТЬ 32, с первым информационнымвходом регистра 40 и адресным входоммультиплексора 33, знаковый выходкоторого соединен с первыми входамивсех элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 34(1)34(п), вторые входы которых соединены с разрядными выходами мультиплексора 33, Выход каждого элементаИСКЛЮЧАЮЩЕЕ ИЛИ 34(, гдеменяется от 1 до и, соединен с управляющим входом элемента ЗАПРЕТ 35(1) ипервым входом элемента И 36 данного )-го разряда. Второй вход каждого элемента И 36( соединен с информационным входом элемента ЗАПРЕТ35( данного )-го разряда и выходомэлемента ЗАПРЕТ 35+1) предыдущегостаршего разряда. Выходы всех элементов И 36(1)-36(п) соединены ссоответствующими входами шифратора37 выход которого соединен с вторыминформационным входом регистра 40.Выход одноразрядного блока 31 памятисоединен с информационным входом первого триггера 38, выход элементаЗАПРЕТ 35(1) младшего разряда соединен с информационным входом второготриггера 39, обнуляпщий вход которого соединен с четьзртым входом 47блока нормализации числа, причемвыход первого триггера 38 соединенс вторым входом элемента РАВНОЗНАЧНОСТЬ 32,Блок-схема (фиг. 3) одного из возможных вариантов выполнения блока 14управления содержит генератор 48импульсов, первый 49, второй 50 итретий 51 элементы,.И, первый 52 ивторой 53 треггеры, мультиплексор 54,первый 55, второй 56 и третий 57 входы, а также первый 58, второй 59третий 60, четвертый 61 и пятый 62выходы. Первый и второй управляющиевходы мультиплексора 54 соединены с 3 1 О 1 30 и 30 зз 46 4 50 ра 54 соответственно, Первый вход 55 блока соединен с единичным входом первого триггера 52, нулевым входом второго триггера 53, входом запуска генератора 48 импульсов и с шестым информационным входом мультиплексора 54, первый, второй, седьмой и восьмой информационные входы которого соединены с шиной сигнала "1", Третий и четвертый информационные входы мультиплексора 54 соединены с вторым входом 56 блока, а пятый информационный вход мультиплексора 54 соединен с шиной сигнала "0". Третий вход 57 блока соединен с входом сброса мультиплексора 54. Входы первого элемента И 49 соединены с прямым выходом первого триггера 52 и инверсным выходом второго триггера 53, а выход соединен с вторым выходом 59 блока. Первый и второй входы второго элемента И 50 соединены с прямыми выходами первого 52 и второго 53 триггера соответственно, а выход - с пятым выходом 62 блока, третий выход 60 которого соединен с первым выходом генератора 48 импульсов. Первый и второй входы третьего элемента И 51 соединены с инверсными выходами первого 52 и второго 53 триггеров соответственно, а выход - с первым выходом 58 блока. Второй выход генератора 48 импульсов соединен с третьими входами второго 50 и третьего 51 элементов И, четвертым выходом 61 блока и тактирующими входами первого 52 и второго 53 триггеров.Последовательность работы предлагаемого устройства состоит в задании в виде кодов данных по входной информационной шине 27 устройства, кода операций и запускающего сигнала соответственно по входной управляющей шине 23 и запускающему входу 24 устройства и съеме данных в виде кодов с третьего 11, четвертого 12 и пятого 13 сумматоров, или с первого 1, второго 2 и третьего 3 регистров после формирования импульсного сиг-. нала по управляющему выходу блока 16 анализа состояния или по ответному выходу 25 устройства.Работа устройства основывается на следующих рекуррентных соотношенияхков 6 и 7 сдвига поступают сигналы с остальных разрядов регистра 40, на которых содержится величина порядка числа, поступающего с мультиплексора 33Для формирования порядка код числа с пооизвольным знаком посредством элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 34 преобразуется в код одного знака. После этого с помощью элементов ЗАПРЕТ 35 и элементов И 36 на каждом М-м разряде входа шифратора 37 формируется функция 6-Ь 1 = а 1 ТТ аЕ,ф+1где а - значение на выходе элемента ИСКЛОЧАЮЩЕЕ ИЛИ 34 1-го разрядаПля приведенного на фиг. 2 вариантасоединения элементов схемы на входешифратора 37 возможно появление только одного разрядного сигнала, соответствующего уровню логической "1",который шифратором 37 преобразуетсяв соответствующий данному разрядуномер, либо на входе шифратора 37 необразуется ни одной логической "1",когда анализируемое число эквивалентно арифметическому нулю. В последнемслучае логическая функция-13= П ае 1 (9)Ю=снимаемая с выхода элемента ЗАПРЕТ младшего разряда 35(1), принимает значение логической "1", что соответствует окончанию вычислительного процесса. Этот сигнал через второй триг гер 39 поступает по управляющему выходу блока 16 анализа состояния на третий вход блока 14 управления. Занесение состояний знакового, адресного и управляющего выходов блока 16 анализа состояния осуществляется при поступлении сигнала Р с выхода счетчика 15, формируемого в момент переполнения этого счетчика при номере коррекции ), равном в;. Величина, равная дополнению а. до И, где М - емкость счетчика 15, записывается в блок 8 памяти в виде констант и считывается из него в счетчик 15 по сигналу С, поступающему с пятого выхода 28 (фиг, 1) блока 14 управления на управляющий вход счетчика 15. Импульсы , поступающие с четвертого выхода блока 14 управления, по пе" реднему фронту увеличивают состояние счетчика 15 каждый раз на единицу. 13 940155 14Граф работы блока 14 управлениясодержит вершину начального состоянияСо, вершину подготовительного этапа С, вершину корректирующего цикз ла С 1 о и вершину формирования ответ ного сигнала Соо.Переход из начального состоянияСвозможен на вершину подготовительного этапа С 1 по запускающему1 в внешнему сигналу Р, поступающему попервому входу блока 14 управления сзапускающего входа 24 устройства,а также на вершину формирования ответного сигнала С , переход на ко 1 з торую возможен при поступлении сигнала РЭ, формируемого по сигналу (9)с второго триггера 39 блока 19 нормализации числа.С поступлением сигнала Р на перщ вом и втором выходах генератора 48импульсов блока 14 управления (фиг.3)формируются серии импульсов б и ьсоответственно, обусловливая функционирование устройства.2 з При нахождении блока 14 управленияв начальном состоянии Со на выходепервого элемента И 49 формируетсястроб предварительного занесения С,поступающий через второй выход 26зв блока 14 управления на управляющиевходы приема информации первого 1,второго 2 и третьего 3 регистров,который совместно с серией импульсов, поступающей по третьему выходублока 14 управления, по переднемуфронту разрешает запись в эти регистры исходной информации о данных 2,2, Т, поступающих по входной информационной шине 27 устройства.Переход блока 14 управления изодного состояния в иное осуществляется по переднему фронту серии импульсов Т, поступающей на тактирующиевходы первого 52 и второго 53 триггеров. Функция переходов Формируетсямультиплексором 54, представляющимсобой сдвоенный селектор-мультиплексор четырех входов на один выход.При нахождении блока 14 управления всостоянии подготовительного этапаСна его пятом выходе Формируетсястроб С, передний фронт которогоиспользуется дпя предварительной установки в счетчик 15 кода, находящегося в блоке 8 памяти, Строб С з постуМпает также на управляющие входы приема информации четвертого 4 и пятого 5 регистров, выполненных на одноступенчатых триггерах типа О, разре+СТ Вгз1=1(9СС, М)где 2, 2, Т - исходные данные, вводимые в начальном состоянии в первый1, второй 2 и третий 3 регистры соответственно.Предлагаемое устройство, предназначенное для ускоренного вычисленияуказанных наборов функций, являетсямногофункциональным, реализующим макрокоманды языка высокого уровня, имеет широкую область применения в качестве как центральных, так и функциональных процессоров для различных ЭВИобщего и специального применения, в -томчисле для решения задач спектраль- ффного анализа сигналов с помощью БПф,для преобразования прямоугольных координат в сферические и наоборот, длявращения координат и векторов, длясинтеза криволинейных поверхностей в 4станках с программным управлением ит.п. Устройство для вычисления элементарных функций, содержащее первый,. второй и третий регистры, два блока сдвига, счетчик, блок памяти, блок управления и сумматоры, причем выходы первого и второго регистров соединены с первыми информационными входами первого и второго сумматоров соответственно, выходы первого и второго регистров соединены с информационными входами соответствующих блоков сдвига, выходы которых соединены с вторыми информационными входами второго и первого сумматоров соответственно, выходы третьего, четвертого и пятого сумматоров соединены с первыми информационными входами третьего, ервого и второго регистров соответтвенно, вторые информационные входы оторых соединены с входной информаионной шиной устройства, запускающий вход и ответный выход устройства соединены соответственно с первымвходом и первым выходом блока управления, второй выход которого соединен с управляющими входами приемаинформации первого, второго и третьего регистров, тактирующие входы первого и второго регистров и первыйтактирующий вход третьего регистра соединены с третьим выходом блока управления, четвертый выход которогосоединен со счетным входом счетчика,выход которого соединен с вторым входом блока управления, первый и второй информационные входы третьегосумматора соединены с выходом третьего регистра и первым выходом блокапамяти соответственно, адресная шина устройства соединена с адресными входами блоков сдвига и памяти, знаковая шина устройства соединена с управляющими входами первого, второго,третьего, четвертого и пятого сумматоров, о т л и ч а ю щ е е с.я тем,что, с целью повышения быстродействия устройства и расширения областиего применения за счет увеличениядиапазона изменения аргумента и возможности непрерывного генерированияфункций с управляемым шагом, устройство дополнительно содержит четвер".тый и пятый регистры и блок анализасостояния, содержащий регистр кодаопераций, дешифратор и блок нормализации числа, первый и второй входыкоторого соединены соответственнос информационным и управляющим входами блока анализа состояния, адресный,знаковый, управляющий и блокирующийвыходы которого соединены с первым,вторым и третьим выходами блока нормализации числа и выходом дешифратора соответственно, вход дешифраторасоединен с третьим входом блока нормализации числа и выходом .регистра