Устройство для умножения

СОНИ СОВЕТСКИХ СОЦИАЛИСТИЧЕСКИХ РЕСПУБЛИН 714592- поройстомоЬильно-дорожсомола УкраиныН.ПрохоровЯвиц слиескують блматри тельство СССРР 7/52 1968,льство СССР Г .11/00, 7/52 равные распо- сига, ее оследнеи содержитсуммы и ейки сооти 1 М одноггеры 16 и бОГО ОПЕ(71) Харьковский авный институт им. Ко(56) Авторское свидР 1156064, кл. С 06Авторское свидетЮ 1688238. кл, С 061990. Изобретение относится к вычисли" тельной технике и может быть исполь" зовано в универсальных и специализированных арифметических устройствах.Цель изобретения - повышение отказоустойчивости устройства.В таблице показано распределение входных тестовых наборов во времени.На Фиг. 1 приведена Функциональная схема устройства; на Фиг. 2 - функциональная схема вычислительной,ячейки последней строки матрицы; на Фиг, 3 и Ь " временные диаграммы работы устройства в режиме вычислений и подготовительном режиме соответственно на Фиг. 5 - таблица входных тестовых наборов ячейки матрицы; на фиг. 6-12 - пояснения принципа Фока": лизации неисправной вычислительной ячейки матрицы; на Фиг. 13"15 - примеры расположения рабочей и нерабочей(1) ( 067/52, 11/ Ю) УстРОИСТВО ЛЛЯ УМНОжБНИЯ(57) Изобретение относится ктике и вычислительной технйкежет быть использовано в унивеи специализированных арифметиустройствах. Цель изобретениявышение отказоустойчивости усва. С помощью объединения вычтельных ячеек матрицы в цикличструктуру образуется возможносгодаря увеличению размерностицы по столбцам исключать неиспвычислительные ячейки, смещаяложение рабоцей зоны с помощьюналов на входе блокировки устр16 ил., 1 табл. 1зон матрицы; на фиг. 16 - Функциональная схема одной из реализаций триггера на элементах И-НЕ.Устройство (Фиг, 1) содержит матрицу 1 вычислительных ячеек, входы 2 и 3 установки суммы и переноса устройства соответственно, вход ч блокировки прохождения сигнала переноса устройства, входы 5 и 6 множимого Фф и множителя устройства соответствен- (Я но. тактовый вход 7 и установочныйО вход 8 устройства, выходы 9 и 10 ре-Я зультата и переноса устройства соот-ветственно, Вычислительная ячейка иевай строки матрицы 1 (Фиг. 2) установочные входы 11 и 12 переноса вычислительной яц ветственно, элементы И 13 разрядный сумматор 15, три 17 вход 18 блокировки пер12 Ц О О Пфу 7 ьюФи РРО аИООРО ВП ВБ СЗ ПБВП ьг О О О ф СЗ СЗ ОООИЯЗОО ппФФяпп ХЯ уеуж у 8 Я ууЗВ у 2 юю я Фигб1714592 Редактор М. Блан ректор Л. Пат Заказ 693 Тираж ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям 113035, Москва, Ж, Раушская наб д. 45 КНТ СССР роизводственно-издательский комбинат "Патент", г,ужгород, ул,Гагарина, 19 а лог ааэаздф ацздебе айь диет юю Ъ Уца 5Б(с+1) = а Ь)Я сО+й) у + Б(й)у;р(Ьа 1) аЬ(сй+аЬс + аьс)у ар(с)у 1 Е,С 1)Вычислительные ячейки последнегоряда матрицы умножения описываются ч 0уравнениямиБ(Са 1)= Ь(аЬ)О+ сЯЙ)у) Е(С)У)И 1Р(С+1) =Ь(сд+аЬсаЬЙ)У + Р(с)У 1 ЕЕ45(г) где ауЬрсрй- сигналы на инФормационных входах вычислительных ячеек матрицы 1 р - разряды операндов множимого и множителя соответственно;разряд частичной суммы,разряд переноса;" сигналы на выходах суммы и переноса вычислительных ячеек в моментвремени е; аиЬ з,р И) ранда и инФормационные входы 19-21 вычислительной ячейки, тактовый вход22 вычислительной ячейки, вход 23блокировки прохождения сигнала пере"носа вычислительной ячейки, установоч.ный вход 24, выход 25 суммы и выход26 переноса вычислительной ячейки.Вычислительные ячейки других строкматрицы 1 отличаются тем, что в них Оотсутствуют установочные входы триггеров 16 и 17.Устройство работает следующим образом.Устройство для умножения может 5работать в подготовительном режимеи режиме вычислений,В подготовительном режиме производится тестирование устройства и локализация неисправной вычислительной 20ячейки.Режим вычислений подразделяется надва подрежима; подрежим при наличиинеисправной вычислительной ячейки иподрежим при отсутствии неисправнойвычислительной ячейки.Раббота матрицы в этих подрежимахотличается только положением рабочейзоны, т,е. области матрицы умножения,в которой производятся вычисления, 30и нерабочей зоны (Фиг. 14 - 16).Вычислительные ячейки всех рядовматрицы умноженияр кроме последнегоряда, описываются системой уравнений у - сигнал на тактовом вхо"1де вычислительной ячей-ки матрицы 1",- сигнал на установочномвходе вычислительнойячейки матрицы 1Е - сигнал на входе Ьлокировки прохождения сигналапереноса матрицы 1.Как видно из (1) и (2) подачейсигналов "0" на входы блокировки 4.14.И устройства можно блокировать входы переноса соответствующих вычислительных ячеек матрицы 1, тем самымзапрещая распространение возможнойошибки по цепям переноса.Блокируемая вычислительная ячейкапервого ряда матрицы 1, имеющая на"ибольший порядковый номер внутри рядас учетом циклической структуры матри"цы, является первой ячейкой рабочейзоны, а именно младшим разрядом операнда множимого. На инФормационныевходы вычислительных ячеек первогоряда нерабочей зоны матрицы подаютсясигналы "0" (кроме инФормационныхвходов Ь - множителя), что в сочета"нии с входами блокировки, исходя иэ(1) и (2), позволяет исключить из работы всю нерабочую зону матрицы умножения,Рабочая и нерабочая зоны определяются значениями на соответствующих инФормационных входах и входахблокировки. В подрежиме вычисленийбез неисправной вычислительной ячей"ки положение рабочей и нерабочей эонпроизвольно (Фиг. 14). В подрежимевычислений при наличии неисправнойвычислительной ячейки нерабочая зонасовмещается с областью матрицы 1, вкоторой локализована неисправнаявычислительная ячейка (Фиг. 16), посредством подачи сигналов "0" на соответствующие Ьлокировочные и инФормационные входы. Рабочая зона устанавливается в области матрицы 1, несодержац)ей неисправности, путем подачи на соответствующие входы блокировни сигналов "на дычисления производятся в рабочей зоне и в обоих подрежимах осуц)ествляются аналогично.Работа устройства в подрежиме вычислений без неисправной вычислительной ячейки протекает следующим образом.Пусть положение рабочей и нерабо- ,чей зоны такое, как показано на Фиг. 15.Процесс вычисления происходит в рабочей зоне устройства. В исходном состоянии на тактовых входах 7.1, 7.27.в устройства и установочном входе 8 устройства установлены сигналы "1" (фиг., н = 3). Перед на- О чалом вычислений на вход 8 устройства подается отрицательный импульс "Сброс", длигельностью й , Импульс "Сброс" устанавливает в нулевое состояние выходы суммы и переносов вычис лительных ячеек последнего ряда матрицы 1 умножения ш. - щ.п.Устройство для умножения работает в конвейерном режиме. Процесс вычис-, ления начинается с подачи на входы )О 5.1-5.п устройства разрядов аа, и-разрядного множимого А и младшего ;разряда В и-разрядного множителя В ;на вход 6.1 устройства, момент подачи совпадает с задним Фронтом импуль са "Сброс" и его полагают началом отсчета, Весь процесс вычисления в вычислительной ячейке матрицы 1 можно разделить во времени на три периода: время прохождения информационных сиг налов через элеметы И 13 и 1 (Фиг.2) й; время прохождения сигналов в сумматоре 15 й и время запо" минания информации в элементах памяти . 35Керез время+на вход 7.1 устройства подается сигнал "0"разрешающий прохождение результатов суммирования 1.1. - 1.1.п вычислительных ячеек матрицы 1 на входы тригге ров 16 и 17. Через время с на вход 7.1 устройства подается сигнал "1", обеспечивающий запоминание результатов вычислений в первом ряду матрицы 1 на требуемое время и запрещающий 45 появление на выходах триггеров 16 и 17 другой информации.Одновременно сподачей на вход 7.1 устройства сигнала "0" начинается годготовка к вычислениям во втором ряду матрицы 1, т.е. на входе 6.2 уст ройства устанавливается второй разряд В множителя В и через время Сз + И + с) на входах триггеров . 16 и 17 вычислительных ячеек второго ряда устройства присутствуют резуль" :таты вычйсления в первом ряду. Поэто.му, через время с +на вход 7.2 устройства подается сигнал "0", раз" ,решающий прохождение результатов вы.числений второго ряда матрицы 1 навходы триггеров 16 и 17 этого ряда.Одновременно с подачей сигнала "0"на вход 7.2 устройства начинается подготовка к вычислениям в третьем рядувычислительных ячеек матрицы 1.С учетом обозначения+ с + ел лв момент времени 2 на вход 7.2устройства подается сигнал "1". Аналогично процесс вычисления продолжаетсядо,ш-го ряда. Разряд Ь множителя Вподается на вход 6.п устройства к моменту (щ) г, . В момент временищ- й на вход 7.ш устройства подается сигнал "0". В момент времени н слна вход 7.п устройства подается сигнал "1". Далее процесс вычисленияпротекает циклически. Пока идет вычисление и запоминание результата вш-м ряду на первом ряду идет подготовка к вычислению,лК моменту времени н , на вход 6.1устройства подается разряд вп 1+ мнолжителя В. В момент времени (и+)на вход 7.1 устройства подается сигнал "0", разрешая прохождение результатов вычислений на выходы триггеров16 и 17 вычислительной ячейки матри"цы 1 и их запоминание. В момент времени (н+)Й на вход 7.1 устройства подается сигнал "1", обеспечивающий фик.сацию на выходах триггеров 16 и 17ячейки вычислительной информации изапрещающий поступление на выходыячеек новой информации. Процесс выцислений осуществляется аналогично,После подаци всех И разрядов операнда В на входах 6.1-6.н устройства ус-танавливаются сигналы "0", а процессвычисления продолжается, пока разря"ды результата С - С1 не установятся на входах 9.1 - 9.щ и 10.1 - 10.пустройства в двухразрядном коде.Отказоустойчивость устройствадля умножения обеспечивается за счетпериодического тестирования, локализации неисправного функциональногомодуля, если он имеется, и реконфигурации матрицы 1 для его нейтролиэаЦИИРабота устройства в подготовитель -ном режиме отличается от работы в ре"жиме вычислений тем, цто в исходномсостоянии на входы 2. 1 - 2.0, 3.3.И поданы соответствующие разрядыпервого и второго установочного тестового .операнда. Длительность сустановочного импульса на входах 2 и3 устройства СБэтот импульс устанавливает на выхо 5 дах суммы и переноса вычислительных ячеек а.Ю - ш. 1 матрицы 1 сигналы, соответствующие разрядам первого и второго установочного тестового операнда. Затеи осуществляется подача тестовых значений первого операнда А (множимого) и второго Операнда ВТ(множителя) аналогичнотому, как это осуществлялось в режиме вычислений.Период управляющих сигналов Т. (Фиг. 1) в подготовительном режиме определяется временем Т,1 необходимым для анализа тестовых Откликов (в двухрядном коде) с соответствующих выходов 9,1 - 9,Ч и 10,1 - 10.В устройст" ва после каждых тч циклов работы. Не- обход,но, чтобы Тт,Т 1 Ттл являлось частью Тт, в течение которой вычислительная ячейка запоминает зна чение на выходах триггеров 16 и 1 (Фиг. 4)6 читают, что Т, =Тг, где- коэФФициент уменьшения такто. вой опорной частоты, используемой . при Формировании управляющих сигналов.3 ОДля локализации неисправной вычислительной ячейки матрицы 1 осуществляется тестирование матрицы за счет Начальной установки (установочных тес"товых операндов) и подачи таких зна" чений входных тестовых операндов Ат,и Вт, что на каждую вычислительнуюячейку матрицы 1 в процессе тестовоговычисления поступают все входные тестовые наборы. При этом тестовые опе- щранды подбираются так, что картинараспределения входных тестовых набо"ров в матрице умножения повторяется вкаждом р-м столбце (р=2, Фиг.б), чтообеспечивает. идентичность тестовыхоткликов ячеек каждого столбца, т,е,при р=2 все ячейки, стоящие на четных (нечетных) позициях в рядах матрицы умножения в процессе тестирова"ия имеют одинаковые тестовые откли-.ки (выходы суммы и переноса). Еслипредположить, что в матрице умножения есть одна неисправная вычислительная ячейка, то в результате ее неисправности возникнет ошибка в тестовом вычислении, которая за ш тактовработы может вызвать групповую ошиб"ку и изменить выходы суммы и перено" са ячеек впоследнем ряду матрицы,доступном для наблюдателя, нарушивидентичность соответствующих откликов.Тогда, если организовать сравнениетестовых откликов по р идентичнымгруппам, число неверных тестовых откликов будет меньше числа верных внутри идентичной группы (полагают, чтоИ э ш для большинства практическихреализаций), что позволяет локализо"вать неверные тестовые отклики внутриидентичной группы через голосование.Локализовав неверные тестовые отклики, можно с точностью, в Худшемслучае до ш позиций столбца, опреде"лить область локализации неисправнойвычислительной ячейки, Так как размерность матрицы 1 Ю т, где Б=п+ш+1 с(и " разрядность множимого), то возможно выполнение вычислений в различных областях матрицы 1, соответст-,1вующих различным положениям рабочейзоны. При этом необходимо обеспечитьсовмещение блокируемой области матрицы 1 (нерабочей зоны) размерностьюв+К с областью локализации неисправ"ной вычислительной ячейки размерностью щ, используя при этом кольцевую структуру матрицы 1. В результате влияние неисправной вычислительнойячейки, в дальнейшем, на вычисленияв рабочей зоне нейтрализуется. Приэтом, соответственно, изменяется поря.док нумерации входных (множимого) ивыходных (результата) шин.Вычислительная ячейка является че"тырехвходовой, на ее инФормационныевходы поступают входные наборы в Формате (аЬсд ) где а - двоичный разрядмножимого, Ь - двоичный разряд множителя, с - разряд частичного произведения, д - разряд переноса,Для исчерпывающего тестированияФункциональных модулей в составе вычислительной ячейки необходимо 1 Отестовых входных наборов, вторые вФормате (аЬсд; представлены на Фиг.5,причем восемь тестовых наборов дляисчерпывающего тестирования одноразрядного трехвходового сумматора(Т, ) и два входных тестовых набораиз четырех (ТИ) для исчерпывающеготестирования двухвходового элемента Ивычислительной ячейки, которые не покрываются Т;Е,йа Фиг. 6 приведен пример распре"деления входных тестовых наборов вФормате (аЬсд для развернутой во времени замкнутои конвейерной матрицытт гтт тК К В в воооов Я. 1 00 К = 000 Й+тшВ равна К,дополниостаточное дляактике Е = Разрядность где К = щ.1 б + тельное число сброса Ат в но опера гд актов ь (на(число столбцов р равно 2), которая для удобства восприятия представлена в ортогональном виде.Каждому числу в Формате(аЬсй (Фиг. 6) соответствует десятичное число Х(Т) (Фиг. 5). Для удобства анализа распределения входных тестовых наборов в двух столбцах (Фиг.б) приведено также десятичное выражение Х"У 10 тестовых входных наборов, соответствующих двум соседним столбцам. Тест ;т включает восемь входных тестовых наборов (ТФиг.5), для подачи которых необходимо (для рассматриваемого 15 примера) 14 тактов работы матрицы умножения, образующих условно цикл. ТестК, обеспечивая за а циклов при" ложение каждого из восьми входных тестовых наборов к каждой вычислительной ячейке, обеспечивает исчерпывающее тестирование всех вычислительных ячеек матрицы умножения за щ. 14 тактов работы матрицы умножения.Для завершения тестирования двухвходового элемента И вычислительной ячейки необходимо подать еще два входных тестовых набора (ТИ, Фиг.5). Для этого разряды множимого Аг устанавливаются в ноль, не прерывая 30 работы матрицы, так как на (щ,14"1)-м и (а.14-2)-м тактах работы матрицы разряды множителя В равны нулю, и элементы соответствующих рядов матрицы заблокированы, что позволяет либо осуществить установку А в ноль за.гэти два такта, либо при необходимости использовать дополнительно еще Г тактов, что определяется временем сброса соответствующего регистра, 40 хранящего разряды Р". Затем, осуществляется еще 2 ш тактов работы матрицы (тест ИИ), в которых на входы элементов И всех вычислительных ячеек матрицы подаются два входных тестовых 45 набора (в Формате СаЬсй ) 01 -" и 00 , которым Фактически соответст" ,вует 0100, 0110 и 0010, 0000 (Фиг.5 и 6).Значения установочных тестовых операндов (Фиг. 6) разрядности Я устанавливаются .за счет подачи на входы 2. 1"2 Ъ устройства сигналов "0", на входы 3.1;3.3;3.5,,. сигналовнР, на входы 3.2;3,4;3.6, сигналов "0" (реализация установкиописана, Фиг. 4).Значения всех Н разрядов входного тестового операнда А на 1 - в. 14т тактах работы равны "1", на остальных "Оно Значение входного тестового операнда В (младшие разряды слева)т представляет собой конкатенацию К, Кти вт где в = 001110111000 Если предположить, что ш = 3(Фиг. 1), то после первых трех таработы (первый цикл) матрицы 1 схода вычислительных ячеек последнряда матрицы 1 снимаются разряды (вдвухрядном коде) старшей части частичного произведения С, -С,д+ (Фиг.4),анализируются на идентичность внутрисоответствующих групп и, если обнаружена ошибка " неверный тестовыйотклик (или отклики), то тестированиепрерывается, неисправный Функциональ"ный модуль локализуется, соответствующие ячейки матрицы блокируются,причем блокируемый столбец организован по следующему правилу: произвольная ячейка ,1 (где х - номерряда, 1 - порядковый номер ячейкивнутри ряда) соединена в столбце сячейками (-1, 1+1) и (3.+1, 1-1),т.е. порядковый номер ячейки внутрисоседнего вышерасположенного ряда наединицу больше, а порядковый номерячейки внутри соседнего нижерасположенного ряда на единицу меньше. Такимобразом, осуществляется условно называемая вертикальная блокировка неисправных ячеек,Рассмотрим пример, М = 10, т = 3(Фиг. 7), квадраты соответствуют якам . матрицы, неисправен функционаный модуль в ячейке первого ряда матрицы (обозначение Ы ), В результатенеисправности возникает область Евозможногораспространения ошибки,которая определяет возможную группо"вую ошибку по входам суммы-пер атрех (а = 3) ячеек последнегоматрицы.Неисправность Функционального мо- .дуля ячейки умножения может вызватьошибку либо на выходе суммы, либо на выходе переноса, либо на обоих одновременно. Если ошибка проявилась по выходу суммы Г (Фиг. 8) она опреде-ляет область распространения ошибки5 Ев, если по переносу Гр (Фиг, 9), то область Ег. Действие неисправности всегда распространяется по цепям суммы (показано сплошной линией) либо в этой же позиции при Е, лиЬо при Ег, либо в следующей при Е , обеспечивая наблюдаемость на выходах вычислительных ячеек последнего ряда матрицы. 15Тестовые отклики ячеек на четных 1 и нечетных 1 позициях ячеек последнего ряда матриць 1 идентичны (Фиг. 6) . Тогда, сравнивая 15-15 е между собой определяют, что 1 ошибочен (в общем случае). Таким оЬ- разом, определяются ошибочные отклики,Рассмотрим пример, предположив, что на одном из циклов тестирования обнаружилось три (Фиг.10), два 25 (Фиг,) и один (Фиг. 12) ошибочных откликов, что включает в себя все возможные случаи. При ошибочных откликах, , 1, гголожение неис-Яе 1 ееправной ячейкй определяется одноэнач но ( Е , Фиг.10). Возможны три вероятных положения неисправной вычис.- . лительной ячейки ( П , Фиг,11), а пять возможных положений неисправной ячейки соответствуют худшему случаю (Фиг.12). Иэ Фиг.12 видно, что пвло 35 жение неисправной вычислительной 1ячейки можно локализовать в худшем случае до ш = 3 позиций (позиция со" ответствует столбцу или одной линии шины блокировки 4, Фиг. 1). На Фиг.13 показано, что для осуществления надежной Ьлокировки всех предполагаемых неисправных вычислительных ячеек необходимо блокировать два столбца (Фиг. 13, Я ), вероятность неисправности которых (Фиг.12) наиболее высока, кроме того, необходимо заблокировать два столбца, соседних с неисправными (Фиг,3 Ц ). Дублирование при блокировке двух столбцов (Фиг.350 Ц ) позволяет не проводить специальное тестирование входов блокировки. Таким образом, полностью необходимо блокировать четыре столбца матрицы умножения.При замыкании матрицы умножения имеется возможность не снижать точность вычислений, т.е. получать и младшие и старшие разряды произведе"ния. С этой целью в состав матрицыумножения дополнительно введены ш столбцов. Следовательно, суммарноечисло столбцов, которые необходимодополнительно ввести в структуру матрицы умножения с целью повышения отказоустойчивости, равно сумме 44 ш==ш+3, так как в общем случае введены будут ш+К столбцов, то К = 3.При такой избыточности не снижаетсяточность вычислений,Таким образом, если неисправнаявычислительная ячейка матрицы 1 локализована и позиция тестового откли"ка наблюдаемого последнего ряда (сучетом циклической структуры матрицы)1 (1 = 1, И), то блокируется четырепозиции от (1 + ш + 1) до (1 + ш " 2)первого ряда матрицы, причем входблокировки (1 ш)-й вычислительнойячейки первого ряда соединен с вхо"дом блокировки (1 + ш в . 1)-й вычислительной ячейки второго ряда, .с входомблокировки (1+ш)-й вычислительнойячейки третьего ряда и т.д. На входыблокировки указанных четырех столбцовподаются логические "0", на всехостальных входах блокировки присутствуют логические "1". Четыре блокированных столбца совместно с вычислительными ячейками шдополнительныхстолбцов составляют нерабочую зонуматрицы умножения. Рабочая зона(младший разряд) начинается с вычис-:лительной ячейки (1+ш+2) первого рядаматрицы. Для возможности получениямладших разрядов произведения необ"ходимо на все инФормационные входы(кроме входа операнда множителя В)вычислительных ячеек нерабочей зоныподавать в подрежиме вычислений сиг".налы логического "0", что реализуетсячерез соответствующие входы установ" "ки. В дальнейшем все вычисления проводятся при данном положении рабочейэоны. Если в первом цикле тестирования ошибка не обнаружена, то тестовое вычисление продолжается до техпор, пока не обнаружится ошибка илипока не приложены все входные тестовые наборы, осуществляющие исчерпывающее тестирование каждой вычислительной ячейки. Если при тестированииошибка не обнаружена, то полагают,что матрица умножения исправна отно"сительно принятой модели неисправкости одной вычислительной ячейки,которая заключается в произвольном изменении соответствующей ей таблицы истинности (см. таблицу), при которой она остается комбинационной схе 5 мой.Работа матрицы в подрежиме вычис" лений при наличии неисправной вычислительной ячейки (локализованной в подготовительном режиме) аналогична работе в подрежиме вычислений без неисправной ячейки, за исключением того, что в исходном состоянии на входы 4.1+ш+1. - 4.1 + щподаются сигна" лы логического "О", а также на инфор мационные входы вычислительных ячеек первого ряда нерабочей зоны матрицы умножения (кроме входов операнда множителя В) подаются логические сигналы "О" (в рассматриваемом приме" 20 ре - это входы операнда 5.1 + ш+1 5.1 + ш, при ш = 3)Таким образом, за счет периодического тестирования, локализации по рассмотренному на примере алгоритму, 25 реализуемому любым доступным программным или аппаратным способом, и последующей реконфигурацией обес- печивается отказоустойчивость устройства к неисправности одной вычислительной ячейки матрицы 1 без снижения точности результата вычисления. Предлагаемый подход к локализации неисправных ячеек предполагает, что информационные шины матрицы 1 исправны.формула изобретенияУстройство для умножения, содержащее матрицу из шИ вычислительных ячеек (И = ш+пФР), где и - разрядность множимого, Р и ш - произвольные числа), причем первый информационйый вход каждой из вычислительных ячеек 1-го столбца матрицы подключен к "му разряду входа множимого устрой" ства (1(с М), входы блокировки первого слагаемого всех вычислительных 1ячеек -й строки матрицы подключе" ны к 1"му разряду входа множителя устройства, выход переноса каждой вычислительной ячейки К-й строки -го столбца матрицы соединен с вторым информационным входом вычислительной ячейки (К+1)-й строки х-го столбца матрицы (1К сш), выход переноса вычислительйой ячейки ш-й строки х"го столбца матрицы соединен,с вторым информационным входом вычислительной ячейки первой строки -го столбца матрицы, выход суммыкаждой вычислительной ячейки К-й строки 1-го столбца матрицы соединен с третьим информационным входомвычислительной ячейки (К+1)-й строки(1-1)-го столбца матрицы, выход суммы каждой вычислительной ячейки щ-й строки 1-го столбца матрицы соединен с третьим информационным входом вычислительной ячейки первой строки (1-1) -го столбца матрицы (2 б 1 й И), выход суммы каждой вычислительной ячейки К-й строки первого столбца матрицы соединен с третьим информационным входом вычислительной ячейки (К+1)-й строки Б-го столбца матрицы, выход суммы вычислительной ячейки ш-й строки первого столбца матрицы соеди-. нен с третьим информационным входом вычислительной ячейки первой строки М-го столбца матрицы, тактовые входы вычислительных ячеек 1-й строки матрицы подключены к-му разряду тактового входа устройства, установочные входы вычислительных ячеек ш-й строки матрицы подключены к установочному входу устройства, выходы суммы и переноса вычислительных ячеек ш-й строки матрицы подключены к соответствующим разрядам выходов результата и переноса устройства, соответственно, входы установки переноса и суммы вычислительных ячеек ш-й строки матрицы подключены к .соответ" ствующим разрядам входов установки переноса и суммы устройства соответственно, входы блокировки прохожде" ния сигнала переноса вычислительных ячеек первой строки матрицы подключены к соответствующим разрядам входа блокировки устройства, каждая вычислительная ячейка матрицы содержит одноразрядный сумматор и первый элемент И, причем первый и второй входы первого элемента И являются соответственно первым информационным входом и входом блокировки первого операнда вычислительной ячейки, выход первого элемента И соединен с входом первого операнда одноразрядного сумматора, вход второго операнда которого под" ключен к третьему информационному входу вычислительной ячейки, о т л ич а ю ц е е с я тем, что, с целью повышения отказоустойчивости устройства, в каждую вычислительную ячейку1714592 Эв ие ВВ аЬсй аЬсй аЬсй 1001 1000 100 010 1000 1110 1011 1101 1000 2 1 1011 1011 100 001 1000 10 28 . 10 101 матрицы введены второй элемент И, два триггера, причем вход блокировки прохождения сигнала переноса каждой вычислительной ячейки К-й строки 1-го5 столбца матрицы подключен к входу блокировки прохождения сигнала переноса вычислительной ячейки (К.1)-й строки (1-1)-го столбца матрицы, вход блокировки прохождения сигнала 10 переноса вычислительной ячейки К-й строки первого столбца матрицы под" ключен к входу блокировки прохождения сигнала переноса вычислительной ячей" ки (К+1) -й строки И-го столбца матри цы, в каждой вычислительной ячейке матрицы первый и второй входы второго элемента И являются соответственно вторым информационным входом и входом блокировки прохождения сигнала переноса вычислительной ячейки, выход второго элемента И соединен с входомпереноса одноразрядного сумматора,выходы переноса и суммы одноразрядного сумматора соединены соответст"венно с информационными входами первого и второго триггеров, прямыевыходы которых являются соответственно выходами переноса и суммы вычислительной ячейки, тактовые входыпервого и второго триггеров подключены к тактовому входу вычислительнойяч"йки, первые установочные входыпервого и второго триггеров подключены к установочному входу вычислительной ячейки, вторые установочныевходы первого и второго триггеровподключены соответственно к входамустановки переноса и сумйы вычислительной ячейки.-001 т 000 ш14+1 т 010 т 010 ш о 14+1 а а т т в е а е те ОООО ОООО 0010 0000 0010 0010 0010 0000 0010 0000 0000 0000 0010 0000 0010 000 000 о 001