Многофункциональное вычислительное устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК д 5 4 С 06 Р 7/38 ОБР ИСАЙ Р-- ЕЛЬСТ 8 К АВТОРС вле овкиаГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(7 1) Львовский политехнический институт им. Ленинского комсомола (72) В,И, Раш и В.В. Черкасская (53) 681,325(088,8)(56) Авторское свидетельство СССР В 993252, кл, С 06 Р 7/38, 1981.Авторское свидетельство СССР Р 1124284, кл, С 06 Р 7/38, 1983. (54) МНОГОФУНКЦИОНАЛЬНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО(57) Изобретение относится к облас ти вычислительной техники и может быть использовано для выполнения операций умножения, деления, иэ чения квадратного корня и сортир больших массивов многоразрядных чи сел. Цель изобретения - расширение функциональных возможностей устрой ства за счет выполнения операции сортировки и повышение производительности обработки больших массиО 1293727 А 1 вов данных. Устройство конвейерно- матричного типа содержит матрицу иэ М строк и л стлобцов, два дополнительных столбца из К ячеек и И ячеек управления, триггеры, В схем выбора максимального числа, В схем формирования сигнала считывания и элемент ИЛИ, где И - разрядность операндов. Каждая ячейка матрицы и дополнительного столбца содержит два трип ера, логические элементы и сумматор, а ячейка управления - логические элементы И, ИЛИ. Схема выбора максимального числа содержит последовательно соединенные элемент ИЛИ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и триггер, а схема формирования сигнала считывания дополнительно к этим элементам включает тритер, два элемента ИЛИ, элемент И. ЭффективностьС устройства растет с увеличением разрядности чисел и обьема обрабатываемой информации. 2 з.п, ф-лы, 8 ил., 2 табл.17 129372 тьим информационным входом ячейки,выход второго триггера ячейки матрицы подключен к второму входу пер-,вого элемента И ячейки матрицы, первому входу элемента ИЛИ ячейки и 5первому входу второго элемента Иячейки и является четвертым выходомячейки матрицы, второй вход второго элемента И ячейки матрицы является четвертым управляющим входом 10ячейки матрицы, выход второго элемента И ячейки матрицы являетсяседьмым выходом ячейки матрицы,второй вход элемента фЛИ ячейки матрицы является четвертым информационным входом и восьмым выходом ячейки матрицы, выход элемента ИЛИ ячейки матрицы подключен к первому входу третьего элемента И ячейки матрицы, второй вход третьего элемента И ячейки матрицы является третьимуправляющим входом ячейки матрицы,выход третьего элемента И ячейкиматрицы является шестым выходом;ячейки матрицы, дополнительная ячей"25ка матрицы содержит два триггера,элемент И, элемент ИСКЛЮЧАЮЩЕЕ ИЛИи сумматор, причем выход первоготриггера дополнительной ячейки подключен к первому входу элемента Идополнительной ячейки, второй входэлемента И дополнительной ячейкиявляется первым управляющим входомдополнительной ячейки, выход элемента И дополнительной ячейки подключен 35к первому входу элемента ИСКЛ 1 ОЧАЮЩЕЕИЛИ дополнительной ячейки, второйвход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ дополнительной ячейки является вторым управляющим входом и первым выходом ф 0дополнительной ячейки, выход второго триггера дополнительной ячейкиподключен к первому информационномувходу сумматора дополнительной ячейки, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИдополнительной ячейки подключен ковторому информационному входу сумматора дополнительной ячейки, входпереноса сумматора дополнительнойячейки является первым информационным входом дополнительной ячейки,выход переноса сумматора дополнительной ячейки, является вторым выходом дополнительной ячейки, выходсуммы сумматора дополнительной ячейки является третьим выходом дополнительной ячейки, установочный входвторого триггера дополнительной ячей 7 18ки является вторым информационным входом дополнительной ячейки, установочный вход первого триггера дополнительной ячейки является третьим управляющим входом дополнительной ячейки, управляющая ячейка дополнительно содержит пятый элемент И, причем первый вход пятого элемента И управляющей ячейки является четвертым входом управляющей ячейки, второй вход пятого элемента И управляющей ячейки является входом управления сортировкой управляющей ячейки, выход пятого элемента И управляющей ячейки является четвертым выходом управляющей ячейки, блок синхронизации содержит генератор тактовых импульсов, два элемента И, двоичный счетчик, дешифратор и дешифратор куля, причем выход генератора тактовых импульсов подключен к первому входу первого и прямому входу второго элементов И блока синхронизации, первый выход дешифратора подключен к второму входу первого элемента И блока синхронизации, второй и третий выходы дешифратора являются соответственно выходами управления делением и извлечением квадратного корня блока синхронизации, информационный вход дешифратора является входом кода операции , блока синхронизации, счетный вход двоичного счетчика подключен к выходу первого элемента И блока синхронизации, вход сброса двоичного счетчика является входом общего сброса блока синхронизации, разрядные выходы двоичного счетчика подключены к разрядным входам дешифратора нуля, выход дешифратора нуля подключен к инверсному входу второго элемента И блока синхронизации и является выходом сброса блока синхронизации, выход второго .элемента И блока синхронизации является выходом тактовых импульсов блока синхронизации, выход переполнения двоичногс счетчика является выходом управления сортировкой блока синхронизации.2. Устройство по и. 1, о т л и - ч а ю щ е е с я тем, что каждый блок выбора максимального числа содержит триггер, элемент ИЛИ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ причем первый вход элемента ИЛИ является входом блока выбора максимального числа, второй вход элемента ИЛИ подключен19 12937 к прямому выходу триггера, выход элемента ИЛИ подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, вто рой вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к шине значения логического нуля устройства, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к установочному входу триггера, инверсный выход триггера является выходом блока выбора максимального числа. О3. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что каждый блок формирования сигнала считывания содержит два триггера, три элемента ИЛИ, элемент И и элемент ИСКЛЮЧАЮЩЕЕ 15 ИЛИ, причем инверсный вход перво 1 о элемента ИЛИ объединен с входом асинхронной установки первого триггера и является информационным входом блока формирования сигнала счи тывания, прямой вход первого элемента ИЛИ является входом сброса блока формирования сигнала считывания, выход первого элемента ИЛИ подключен25 к входу асинхронного сброса первого триггера, выход первого триггера подключен к первым входам второго элемента ИЛИ и элемента И и яв 27 20ляется четвертым выходом блока формирования сигнала считывания, второй вход второго элемента ИЛИ подключен к прямому выходу второго триггера, выход второго элемента ИЛИ подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к шине значения логической единицы устройства, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к входу асинхронной установки второго триггера, вход асинхронного сброса второго триггера объединен со вторым входом первого элемента ИЛИ, инверсный выход второго триггера является первым выходом блока формирования сигнала считывания, выход элемента И подключен к первому входу третьего элемента ИЛИ и является вторым выходом блока формирования сигнала считывания, вторыевходы элемента И и третьего элемента ИЛИ объединены между собой и являются управляющими входом блока формирования сигнала считывания, выход третьего элемента ИЛИ является третьим выходом блока формирования сигнала считывания,Составитель С. СилаевТехред И.Попович Корректор Т, Колб Редактор Л. Пчелинская Заказ 387/53 Тираж б 73 Подписное ВНИИПИ Государственного комитета СССР по Челам изобретений и открытий 1 13035, Москва, Ж, Раушская наб д, ч/5деле- извлечемно- сорти ени- ровко нием нием корня0 0 1 0 Сортировка О Таблица 2 Опередил Входы Выходы 10 11 1 г1 8 9 1 б Код 00 Инолимое Инолитель Умноление Проиэведение старший младший раэрял раэряд С Со+А В Константа То ле То ае со Та же Частное Остатох Делимое Лелитель. Леление 1 12Изобретение относится к вычислительной технике и может быть использовано для выполнения операций умножения,. деления, извлечения корняквадратного и сортировки большихмассивов многоразрядных чисел,Цель изобретения - расширениефункциональных возможностей устройства путем выполнения операции сортировки и повышение производительности обработки больших массивовданных,На фиг, 1 представлена функциональная схема устройства; на фиг.2функциональная схема ячейки матрицы;йаФиг. 3 - схема дополнительнойячейки; на фиг. 4 - схема управляющей ячейки; на фиг. 5 - схема блокавыбора максимального числа; нафиг. б - схема блока формированиясигнала считывания; на фиг. 7 - схема блока синхронизации; на фиг, 8 -алгоритм сортировки,Устройство содержит ячейки 1матрицы, дополнительные ячейки 2,управляющие ячейки 3, блоку 4 выбора максимального числа, блоки 5 формирования сигнала считывания, элемент ИЛИ 6, тригтеры 7, образующиепервую и вторую косоугольные матрицы 7.1 и 7.2 тригтеров и косоугольную матрицу 7. 3 пар тригтеров, первую входную шину 8 операнда, вторую входную шину 9 операнда, выходную шину 10 остатка выходную шину 11 сортировкипервую 12 и вторую 13 выходные шины результата и выходную шину 14 сигнала считывания устройства, а также блок 15 синхронизации, третью входную шину 16 операнда, входную шину 17 управления умножением, шину 18 значения "1", шину 19 значения "0", входную шину 20 кода операции и входную шину 21 общего сброса устройства,Ячейку 1 образуют тригтеры 22 и 23, элементы И 24-26, элемент ИЛИ 93,727 2 27, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 28 и сумматор 29.Дополнительная ячейка 2 состоит из триггеров 30 и 31, элемента И 32, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 33 и сумматора 34.Управляющая ячейка 3 выполнена на элементах И 35-39 и элементах ИЛИ 40-43. 10 Блок 4 выбора максимального числа состоит из триггера 44, элемента ИЛИ 45 и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 46,Блок 5 формирования сигнала счи тывания содержит триггеры 47 и 48, элементы ИЛИ 49-51, элемент И 52 и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 53.Блок 15 синхронизации образуютгенератор 54 тактовых импульсов, 20 элементы И 55 и 56, дешифратор 57, дешифратор 58 нуля и двоичный счетчик 59,В табл, 1 показано состояние управляющих сигналов в зависимости от 25 выполняемой операции, в табл. 2 состояние информационных входов и выходов устройства в зависимости от выполняемой операции.Таблица 1 30 -Операция Управляющие сигналыВходы 13 10 8 9 16 Нэвлечениекорня Подкорен- Код 00ное выра- аение Сортировка Код числа Код числа Операции умножения и С = Со+А В, выполняются аналогично, однако при умножении на входы 8 подают код 00, а при второй операции - код константы Со. При,умножении на втором информационном входе ячейки 3 и на третьих управляющих входах 17 ячеек 2 установлен единичный сигнал, а на втором пятом и шестом выходах управляющей ячейки - нулевой. Это позволяет настроить на логическое повторение элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 28 ячеек 1, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 33 и элемент И 32 ячейки 2 первой строки, На второй информационный вход ячейки 2 и вход 8 устройства подают нулевой код.В первом такте первое И-разрядное множимое поступает по шине 9 в триггеры 22 ячеекпервой строки. И-й разряд первого множимого поступает по шине 16 в ячейку 3 и через элемент ИЛИ 41 на первый выхбд и первый управляющий вход первой ячейки 1 первой строки. Значение Х-го разряда множителя устанавливается на первых входах элементов И 25 всехячеек 1, на вторые входы которых поступают разряды множнмого с триггера 22, Остальные разряды множителя по входу 16 записываются в триггеры 7 первого столбца первой косоуго 1 ьной матрицы 7.1 триггеров. Частичная сумма образуется на третьих выходах ячеек Во втором такте частичная сумма с третьих выходов ячеек 1 первой строки переписывается в триггеры 23 по вторым информационным входам яче" ек 1 второй строки и в триггер 31 по второму информационному входу в ячейку 2 старшего разряда. Первое множимое переписывается с триггеров 22 ячеек 1 первой строки в эти же триггеры второй строки по третьим информационным входам (старший разряд через ячейку 3). (Я)-й разряд множителя с триггера 7 первогостолбца первой косоугольной.иатрицы Корень То ае 7, поступает через ячейку 3 второйстроки на элементы И 25 ячеек 1 вто- рой строки. Остальные разряды множителя переписываются в триггеры 75 второго столбца первой косоугольнойматрицы 7.1.В этом такте во второйстроке образуется частичная суммапроизведения первого множимого на(И)-й разряд множителя, которая20 складывается с полученной ранеечастичной суммой произведения первого множимого на И-й разряд множителя. Одновременно в первой строкеформируется значение старшего разря 25 да произведения в ячейке 2: сигналпереноса со второго выхода ячейки2 второй строки поступает на первыйуправляющий вход ячейки 2 первойстроки и через элементы 32 и 33 наЗО вход сумматора 34,В третьем такте на втором входеячейки 3 третьей строки может бытьнулевой или единичный сигнал, зависящий от сигнала переноса на второмвыходе ячейки 2 второй строки, Однако изменение этого сигнала невлияет на выходные сигналы ячейки 3.В этом такте содержимое триггеровячеек второй строки переписывается4 О в триггеры ячеек третьей строки,%столбца первой косоугольной матрицы 7.1в ячейку 3 и поступает на входы яче 45 ек 1 третьей строки, значение старшего разряда произведения с третье-.го выхода ячейки 2 первой строкипереписывается во второй триггер 7первой пары второго столбца второйстроки третьей косоугольной матрицы7;3,в триггеры ячеек первой строкипоступает вторая пара операндов,остальные разряды первого множителя переписываются в триггеры 7 тре"тьего столбца первой косоугольнойматрицы 7.1. В этом такте получаютв первой строке частичную сумму произведения второго множимого на И-йразряд второго множителя, который5 12 поступает на третий вход ячейки 3 и в ячейки 1 первой строки. Одновременно в третьей строке получают час тичную сумму произведения первого множимного на (М)-й разряд первого множителя, которую складывают с полученным ранее результатом, Во второй строке получают вторую цифру старшего разряда произведения,По истечении 2 п+1 тактов работы результат произведения первой пары чисел получают на выходах 13 (старшие разряды) и на выходах 10 (младшие разряды) устройства. Результат произведения следующих пар чисел получают через каждые 3 такта, Старший разряд при операции С=Со + А В формируется на первом выходе 12 устройства.Операция деления,В ячейках 3 на входах втором и управления делением установлены единичные сигналы, а на третьих управляющих входах ячеек 2 - нрлевые сигналы (табл. 1), Это позволяет настроить на логическое повторение элементы И 25 ячеек 1, оборвать цепь распространения переносов между ячейками 2 и использовать ячейки 2 как ячейкиВ первом такте по второму информационному входу ячейки 2, вторым информационным входам ячеек 1 и установочному входу триггеров 7 второй косоугольной матрицы 7,2 и подают 2 В разрядов делимого, которые записывают в соответствующие триггеры 31 ячейки 2, триггеры 23 ячеек 1 и соответствующие триггеры 7 второй косоугольной матрицы 7,2, По шине 9 поступают И разрядов делителя, которые записывают в триггеры 22 ячеек первой строки, Использование ячейки 2 в качестве ячейки 1 позволяет сдвинуть делимое на один разряд влево относительно делителя, Оцерация делЕния производится по алгоритму без восстановления остатка. Вычитанию из очередного остатка делителя соответствует суммирование дополнительного кода делителя,Первая цифра первого частного ( Формируется на втором выходе ячейки 2 первой строки, единичный (нулевой) сигнал которого свидетельствует о положительном (отрицательном) текущем остатке, Первый остаток перво частного и второй остаток от деления первой пары чисел. Одновременно по шинам 8 и 9 на первую строку поступает вторая пара операндов и в ячейках первой строки формируются 40 первая цифра второго частного и первый остаток от деления второй парычисел. Результат частного первой парыоперандов получают через и тактовна выходах 12, а остаток - на выходах 10. Результат вычислений последующих пар чисел получают на этихвыходах через каждый такт.Операция извлечения корня,Элементы И 25 ячеек 1 установлены на логическое повторение. Навходе 17 устройства установлен нулевой сигнал,:в связи с чем ячейки 2участвуют в:вычислительном процессекак ячейки 1,В первом такте по второму информационному входу и ячейку 2 старшего разряда подают нулевой сигнал,45 50 55 93727 6го делимого формируется на третьихвыходах ячеек 1 первой строки.Во втором такте на второй входвторой ячейки 3 может поступить единичный (нулевой) сигнал с второговыхода ячейки 2 первой строки, втором, пятом и шестом на выходах сформируются единичные (нулевые) сигналы, в связи с чем в сумматорах 29 10 ячеек 1 второй строки может бытьосуществлено вычитание (суммирование) из кода текущего остатка, Первую цифру частного с второго выходаячейки 2 первой строки записывают в 15 первый триггер 7 первой пары первогостолбца третьей косоугольной матрицы7.3, Первый делитель из триггера 22ячеек 1 первой строки по четвертомувыходу переписывают в аналогичные 20 триггеры ячеек 1 второй строки потретьим информационным входам (впервую ячейку 1 через ячейку 3 второй строки) Первый остаток от деления первой пары чисел с третьих выходов ячеек 1 первой строки записывают в триггеры 31 ячейки 2; втриггеры 23 ячеек 1 остальные разряцы делимого с триггером 7 первойстроки второй косоугольной матрицы7.2 переписывают в триггеры 7 второй строки той же матрицы и в триггер 23 И-й ячейки 1 второй строки,В ячейках 1 и ячейке 2 второй строки образуется вторая цифра первого7 2 а по шине 8 - (2 Н)-разрядный код мантиссы подкоренного выражения, который записывается в триггер 3 1 ячейки 2, триггеры 23 ячеек 1 и триггеры 7 первой строки второй косоугольной матрицы 7.2. В триггеры 22 ячеек 1 первой строки записывается нулевой код. В вычислительном процессе участвуют лишь ячейка 2 и две ячейки 1 старших разрядов первой строки матрицы, в которых записан код ОС, С . Этот .код суммируется с кодом " 111", который устанавливается на выходах элементов 28 и 33 этих ячеек, В результате определяется первая цифра корня, которая Формируется на третьих выходах соответствующих ячеек 1.Во втором такте первая цифра корня г с второго выхода ячейки 2 первой строки записывается в первый триггер 7 первой пары третьего столбца косоугольной матрицы 7.3, , а с третьих выходов соответствующих ячеек 1 матрицы и триггеров 7 первой строки второй косоугольной матрицы 7,2 переписываются цифры первого подкоренного выражения в триггеры ячеек второй строки. В вычислительном процессе принимают участие ячейка 2 и три первые ячейки 1 второй строкиОстальные ячейки 1 единичным сигналом с второго выхода ячейки 3 настроены на повторение.исходной информации.К сдвинутому остатку справа присоединяются две следующие цифры подкоренного выражения. Сформированный таким образом код суммируется с другим кодом, также образованным из двух частей. Первая часть равна поразрядной опера- ции ИСКЛЮЧАВШЕЕ ИЛИ циФры 21 с кодом 021 и формируется в ячейках 2 и 1 второй строки устройства, Вторая часть равна ,коду "11" и формируется во второй и третьей ячейках 1 этой же строки. В результате определяется вторая цифра корня, которая формируется на втором выходе ячейки 2 второй строки, и второй остаток на третьих выходах ячеек 1. Одновременно на первую строку поступает второе подкоренное выражение. В дальнейшем извлечение корня осуществляется по алгоритму без восстановления остатка.В -м такте к очередному, сдвинутому на 1 разряд влево, остатку справа присоединяются две следующие93727 8 50 55 5 10 15 20 25 30 35 40 45 цифры подкоренного выражения СУ С; и получают код, который суммируется с кодом 2; О+ (02, 2; ),11. Действие 7,; Ю 0 осуществляется на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 33 ячейки 2, а действие 2; О+ (02121) на элементах 28 ячеек 1. Одновременно на первую строку устройства поступает -е подкоренное выражение,В М-м такте работы предпоследний остаток объединяется с последней цифрой корня и суммируется с кодом 2.,0+ (022,).1, а на первую строку поступает М-е подкоренное выражение.Результат извлечения корня формируется в М-м такте на выходах 12 (результат извлечения корня) и выходах 10 (остаток). Результат извлечения следующего подкоренного выражения получают через один такт.Операция сортировки.Перед началом работы от ЗВМ в блок 15 синхронизации поступает сигнал "Общий сброс" по входной шине 20 устройства. На выходе дешифратора 58 появляется сигнал, которымсбрасываются все триггеры устройства, Тактовые импульсы генератора 54 проходят через элемент И 56 на С- входы и Р-входы всех триггеров устройства (нулевой сигнал на выходе дешифратора 58 не мешает их прохождению). Одновременно тактовые импульсы генератора 54 через элемент И 55 (при сортировке на втором входе элемента И 55 единичный сигнал) поступают на счетчик 59. Когда счетчик отсчитывает И тактов, на выходе дешифратора 58 появляется единичный сигнал, который закрывает элемент И 56 и прекращает дальнейшее поступление тактовых импульсов в устройство. В (И+1)-м такте на выходе управления сортировкой появляется единичный сигнал. На втором входе ячейки 3 первой строки установлен единичный сигнал, На четвертых входах ячеек 3 всех строк установлены единичные сигналы с первых выходов блоков 5 (с инверсных выходов сброшенныхтриггеров 48). Так как управляющий вход блока 5 последней строки подключен к нулевой шине, а триггеры сброшены, нулевой сигнал по третьим выходам подается на управляющий вход всех блоков 5, а о вторым выходам - на чет1 293727 50 55 вертые управляющие входы всех ячеек 1, не разрешая считывания содержимого триггеров 22 через элемент И 26 на восьмые выходы ячеек 1 и выход 11 устройства.Сортировка производится посредством выбора, в данном случае, максимального числа, отделения его от остальных чисел и дальнейшего выбсра наибольшего числа из оставшихся По отношению к выбранному максимальному числу, Этот алгоритм, схема которого представлена на Фиг, 8, реализован ассоциативным путем.В первом такте М-разрядный код первого сортируемого числа поступает по шине 9 и записывается в триггеры 22 ячеек 1 первой строки,Во втором такте содержимое триггеров 22 с четвертых выходов ячеек 1 первой строки записывается по соответствующим третьим входам в одноименные триггеры этих же ячеек второй строки, а в триггеры первой строки записывается код второго сортируемого числа.По истечении И тактов во всех строках устройства будут записаны коды И сортируемых чисел. Одновременно сортируемые числа проходят через блоки 4 для Формирования максимального числа из данных и чиселВ схемах 4 анализируются состояния одноименных разрядов сортируемых чисел, Если в -м разряде всех кодов содержатся все нули, то в нем устанавливается единичный сигнал, а если хоть одна единица - нулевой сигнал, Перед началом работы триггеры 44 блоков 4 сброшены и на одном из входов элементов ИЛИ 45 установлены 0. На вторые входы этих элементов 45 поступают коды сортируемых чисел, В единичные состояния устанавливаются те триггеры 44, на второй вход которых поступает единичный сигнал, В дальнейшем состояние этих триггеров не изменяется. СФормированный код максимального числа за и тактов по выходам блоков 4 поступает на соответствующие входы элементов ИЛИ 27 всех ячеек 1,В (и+1)-м такте на вход управления сортировкой ячеек 3 всех строк поступает единичный сигнал, который проходит через элемент И 38 на третий управляющий выход ячеек 1 и разрешает просмотр записанного массива. 5 10 15 20 25 30 35 40 45 0В вертикальном направлении просмотр ведется снизу вверх, т,е. отИ-й строки до первой, В горизонтальном направлении слева направо элементы ИЛИ 27 и элементы И 24 ячеек1 образуют цепь последовательногопросмотра содержимого триггеров 22этих ячеек. Цель просмотра не прерывается в том случае, если в соответствующих ячейках на третьих информационных входах имеются 1 или если во всех одноименных разрядах всехстрок содержатся 0, Наличие единичного сигнала на инФормационномвходе схемы 5 свидетельствует о том,что в -й строке находится максимальное число, Этот единичный сигналпоступает в триггер 47 блока 5 ичерез элемент И 52 на второй выход,разрешая считывание максимальногочисла с триггеров 22 ячеек 1 черезэлемент И 26 по соответствующимвосьмым выходам данной строки,Единичный сигнал на третьем выходе блока 5, где найдено максимальное число, поступает на управляющийвход блока 5 расположенной вышестроки, Он запрещает считывание сэтой строки, если на инФормационном входе также установлена "1", Поэтому сначала считывается максимальное число с нижней -й строки, а затем с (-1)-й, (х)-й и т,д если в данном массиве имеется несколько максимальных чисел.Единичный сигнал с выхода триггера 47 поступает через элемент .ИЛИ 6 на выход 14 и управляет считыванием максимального числа, В слу.ечае наличия нескольких максимальныхчисел единичный сигнал на выходе 14присутствует до тех пор, пока последнее максимальное число не будетсчитано, Нулевой сигнал на выходе14 разрешает просмотр следующихчисел Если в триггере 47 -й строки записана "1 Г 1" на втором выходе и на четвертых управляющих входах ячеек 1) то с этой строки производится считывание максимального числа на выход 11 устройства через элемент И 26 по восьмым выходам ячеек 1 .-й строки. Одновременно с триггера 47 единичный сигнал поступает на элемент ИЛИ 50 и через элемент 53 ИСКЛЮЧАЮЩЕЕ ИЛИ записывается по Б- входу в триггер 48. На первом выхо11 129372 де появляется нулевой сигнал, который, поступая на четвертый вход ячейки 3 этой строки, устанавливайс 1 н нО на четвертом выходе ячейки 3 и исключает данную строку из дальнейшего просмотраДалее "О" с четвертого выхода ячейки 3 проходит всю строку, поступает на информационный вход блока 5 этой строки и через элемент ИЛИ 49 по К-входу записывается 10 в триггер 47, Появившийся "О" на третьем выходе разрешает считывание максимального слова с расположенных вьппе строк, а О на четвертом выходе свидетельствует об окончании считывания с данной строки. 2 управляющим входом и пятым выходом ячейки матрицы, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ ячейки подключен к выходу элемента И ячейки матрицы, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ ячей Следующий просмотр сортируемых чисел начинается после считывания 2 О всех максимальных чисел в данном массиве и появлении нулевого сигнала на выходе 14 элемента ИЛИ 6,Формула изобретения 25 1. Многофункциональное вычислительное устройство, содержащее матрицу МЮ ячеек, столбец из И управляющих ячеек и столбец из И дополни О тельных ячеек (11 - разрядность операндов), причем первый управляющий и первый информационный входы п-й ячейки р-й строки матрицы (п=1,2 ,М; р=1,2И) подключены соответственно к первому и второму выходам (и+1)-й ячейки р-й строки матрицы, первый управляющий и первый информационный входы р-й ячейки Б-го столбца матрицы подключены соответственно к первому и второму выходам р-й управляющей ячейки столбца, второй выход р-й ячейки первого столбца матрицы подключен к первому информационному входу р-й дополнительной ячейки столбца, второй информационный вход ячейки щ-й (щ = = 2,3. И) строки и п-го столбца матрицы подключен к третьему выходу ячейки (щ)-й строки (п+1)-го . 50 столбца матрицы, второй информационный вход р-й ячейки первой строки матрицы является р-м разрядом первой входной шины операнда устройства, третий выход и-Й ячейки первогостолбца матрицы подключен ко второму информационному входу (и+1)-й дополнительной ячейки столбца, третий выход р-й ячейки Х-й строки является р-м разрядом выходной шины остатка устройства, третий информационный вход г-й (г=1,. щ) ячейки щ-й строки матрицы подключенк четвертому выходу г-й ячейки(= щИ) подключен к четвертому выходу-й ячейки (щ)-й строки, третий информационный вход(щ)-й ячейки щ-й строки матрицыподключен к третьему выходу щ-й управляющей ячейки столбца, четвертыйвыход и-й ячейки и-й строки матрицы подключен к первому входу (и+1)- -й управляющей ячейки столбца, третий информационный вход р-й ячейкипервой строки матрицы является р-м разрядом второй входной шины операнда устройства, второй управляющий вход щ-й ячейки р-й строки матрицы подключен к пятому выходу (щ)-й ячейки той же строки матрицы, второй управляющий вход первой ячейки р-й строки подключен к четвертому выходу р-й управляющей ячейки столбца, третий управляющий вход р-й ячейки р-й строки матрицы подключен к пятому выходу р-й управляющей ячейки столбца, третий управляющий вход первой ячейки щ-й строки матрицы подключен к первому выходу щ-й дополнительной ячейки столбца, третий управляющий вход -й ячейки строки матрицы (3=3И; 121-1) подключен к шестому вы. ходу (-1)-й ячейки той же строки матрицы, третий управляющий вход 1-й ячейки ( -2)-й строки матрицы подключен к второму выходу (1-2)-й управляющей ячейки столбца, тре тий управляющий вход С-й ячейки (1-2)-й строки матрицы (с=1+1. ,И) подключен к пятому выходу (ь)-Й ячейки той же строки матрицы, второй информационный вход первой дополнительной ячейки столбца является 2 К-м разрядом первой входной шины операнда устройства, причем ячейка матрицы содержит сумматор, эле-,мент ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент И,причем первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ ячейки является вторым13 129372 ки матрицы подключен к первому информационному входу сумматора ячей-ка матрицы, выход суммы сумматораячейки является третьим выходомячейки матрицы, выход переноса сумматора ячейки матрицы являются вторым выходом ячейки матрицы, вход переноса сумматора ячейки матрицы является первым инАормационным входомячейки матрицы, первый вход элемен.та И ячейки матрицы является первым управляющим входом ячейки матрицы и первым выходом ячейки матрицы,второй вход (и+1)-й управляющейячейки столбца и первый управляющий 15вход и-й дополнительной ячейкистолбца подключены к второму выходу(и+1)-й дополнительной ячейки столбца, первый управляющий вход И-й дополнительный ячейки столбца подключен к шине значения логического нуля устройства, шестой выход р-й управляющей ячейки столбца подключенк второму управляющему входу р-йдополнительной ячейки столбца, третий вход первой управляющей ячейкистолбца является первым разрядом,третьей входной шины операнда устройства, третий управляющей входвсех дополнительных ячеек столбца 30является вхоцной шиной управленияумножением устройства, второй входпервой управляющей ячейки столбцаподключен к шине значения логической единицы устройства, причем уп- З 5равляющая ячейка содержит четыреэлемента ИЛИ и четыре элемента И,причем первый вход первого элементаИЛИ управляющей ячейки является третьим входом этой ячейки, второй вход 40первого элемента ИЛИ управляющейячейки подключен к первым входампервого и второго элементов И и второго элемента ИЛИ управляющей ячейки и является входом управления делением управляющей ячейки, первыйвход третьего элемента И управляющей ячейки соединен с третьим входом первого элемента ИЛИ управляющей ячейки, первым входом третьего50элемента ИЛИ управляющей ячейки,первым входом третьего элемента ИЛИуправляющей ячейки, вторым входомвторого элемента ИЛИ управляющейячейки и является входом управления 55извлечением квадратного корня управляющей ячейки, выход второго элемента ИЛИ уцавляющей ячейки под 7 14ключен к первому входу четвертые элемента И управляющей ячейки, второй вход четвертого элемента И управляющей ячейки подключен к вторымвходам первого, второго и третьего элементов И управляющей ячейки и является вторым входом управляющей ячейки, выходы второго и третьего элементов И управляющей ячейки подключены соответственно к второму входу третьего элемента ИЛИ управляющей ячейки и первому входу четвертого элемента ИЛИ управляющей ячейки, второй вход четвертого элемента ИЛИ управляющей ячейки является первым входом управляющей ячейки, выход четвертого элемента И управляющей ячейки является шестым выходом управляющей ячейки, выход третьего элемента ИЛИ управляющейячейки является пятым выходом управляющей ячейки, выход первого элемента И управляющей ячейки является вторым выходом управляющей ячейки, выход четвертого элемента ИЛИуправляющей ячейки является третьимвыходом управляющей ячейки, выход первого элемента ИЛИ управляющей ячейки является первым выходом управляющей ячейки, о т л и ч а ю - щ е е с я тем, что, с целью расширения функциональных возможностей путем введения операции сортировкии увеличения производительности устройства, оно дополнительно содержитИ блоков выбора максимального числа, И блоков формирования сигналовсчитывания, первую косоугольную матрицу триггеров, состоящую из (11-1). строк, п-я строка которой содержит п триггеров, косоугольную матрицу пар триггеров, состоящую из (Н) строк,п-я строка которой содержит п пар триггеров, элемент ИЛИ, вторую косоугольную матрицу триггеров, содержащую (М) столбцов, причем и-й столбец этой матрицы содержит и триггеров, причем восьмой выходи-й ячейки р-го столбца матрицы подключен к четвертому информационномувходу (и+1)-й ячейки р-го столбца матрицы, вход р-го столбца выбора максимального числа соецинен с третьим информационным входом р-й ячейки первой строки матрицы, выход рго блока выбора максимального числаподключен к четвертому информационному входу р-й ячейки первой строки15 1293 матрицы, вход первого триггера и-й строки первой косоугольной матрицы триггеров является (и+1)-м разрядом третьей входной шины операнда устройства, выход п-го триггера и-й строки первой косоугольной матрицы триггеров подключен к третьему входу (и+1)-й управляющей ячейки столбца, выход х-го триггера, где х =1 .,1-2, (1 - 1)-й строки первой 10 косоугольной матрицы триггеров подключен ко входу (х+1)-го триггера той же строки первой косоугольной матрицы триггеров, входы первого и второго триггеров и-й пары и-й строки косоугольной матрицы пар триггеров подключены соответственно ко второму и третьему выходам д-й дополнительной ячейки столбца, выход первого триггера и-й пары (Ы)-й 20 строки косоугольной матрицы пар триггеров является и-и разрядом первой выходной шины результата устройства, выход второго триггера п-й пары (И)-й строки косоугольной25 матрицы пар триггеров является и-м разрядом второй выходной шины результата устройства, второй выход Б-й дополнительной ячейки столбца является И-м разрядом первой выходной шины результата устройства, третий выход М-й дополнительной ячейки столбца является Х-разрядом второй выходной шины результата устройства, выходы первого, второго тригге ров х-й пары (1-2)-й строки косоугольной матрицы пар триггеров подключены к входам соответственно первого и второго триггеров х-й пары Ц)-й строки косоугольной матрицы пар40 триггеров, вход первого триггера иго столбца второй косоугольной матрицы триггеров является (И+и)-м разрядом первой входной шины операнда устройства, выход и-го триггера и го столбца второй косоугольной матрицы триггеров подключен к второму информационному входу М-й ячейки (и+1)-й строки матрицы, выход х-го триггера (1-1)-го столбца второй 50 косоугольной матрицы триггеров подключен к входу (х+ 1)-го триггера того же столбца второй косоугольной матрицы триггеров, первый выход рго блока формирования сигнала считы вания подключен к четвертому входу р-й управляющей ячейки столбца, второй выход р-го блока Формирования сигнала считывания подключен кчетвертым управляющим входам всех ячеек р-й строки матрицы, управляющий вход п-го блока формирования сигнала считывания подключен к третьему выходу (и+1)-го блока формирования сигнала считывания, управляющий вход Х-го блока формирования сигнала считывания подключен и шине значения логического нуля устройства, четвертый выход р-го блока формирования сигнала считывания подключен к р-му входу элемента ИЛИ, входы сброса всех блоков формирова- . ния сигналов считывания подключены к выходу сброса блока синхронизации, выход элемента ИЛИ является выходной шиной сигнала считывания устройства, информационный вход р-го блока формирования сигнала считывания подключен к пятому выходу р-й ячейки Ы-го столбца матрицы, вход кода операции блока синхронизации является входной шиной кода операции устройства, вход общего сброса блока синхронизации является входной шиной общего сброса устройства, выход тактовых импульсов блока синхронизации подключен к синхровходам всех триггеров устройства, выход сброса блока синхронизации подключен к входам сброса всех триггеров устройства, выход управления сортировкой блока синхронизации подключен к входам управления сортировкой всех управляющих ячеек столбца, выход управления делением блока синхронизации подключен к входам управления делением всех управляющих ячеек столбца, выход управления извлечением квадратного корня блока синхронизации подключен к входам управления извлечением квад- ратного корня всех управляющих ячеек столбца, седьмой выход с 1-й Й =1ИК) ячейки матрицыявляется д - м разрядом выходной шины сортировки устройства, каждая ячейка матрицы дополнительно содержит два триггера, элемент ИЛИ и два элемента И, причем второй информационный вход сумматора ячейки матрицы подключен к выходу первого триггера ячейки матрицы, установочный вход первого триггера ячейки матрицы является вторым информационным входом ячейки матрицы, установочный вход второго триггера ячейки является тре