Устройство для программного управления технологическими процессами

(51) 5 С 05 В 19/О ИСАНИЕ ИЭОБРЕТЕНИ В 1 оГлднике и мо- втоматизимногороцесоного цзоб- римесами, напримерпрограммного у ципл роствд зд счет нв ны предгдрительог члеов сс нервенной мальной формы реал левых функций или ден кодированиядизъюнктинной нзуемой системыодоввариантови, где и - раз ретения - рас ения устройс цел ьое остигается те стройство с ения, тактовыи ер, шинный фо ещифратор адр ра ро ветвлеия рангов ( рядность обрдбатывд условий. 3 ил 4 т емых л огич е с ких са,л. поИзобретен ке и выч ема памяти мноения и расшиния устройства ется в сокращении об альтернативного не 1 в и может быть тиэированных ного управле процессами,системах для програния технологическими ении области примен лины п членов двар овер ой путем в едения дисциптельного кодированиявенной дизъюнктивнойформы (СДНФ) редлизуелевых функций или код числового прЦель изоб ормаль ой сис мы бу ласти приме ов нзриантов ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССР1012205, кл, С 05 В 19/18, 1983.Авторское свидетельство СССР 19 1418653, кл. С 05 В 19/18, 1988. (54) УСТРОЙСТВО ДЛЯ ПРГРАЖНгГО УПРАВЛЕНИЯ ТЕХНОЛОГИЧГСКИИ 1 РР 11,"ОСАИ(57) Изобретение относитстике и вычислительной техжет быть использовано в д рованных системах для прог управления технологическим в системах числ правления, 1 ель ширение области п на. Пост: нл нндн м, что в известн одерждщее блок у генератор, кон рмировдтель аПре еса памяти, блокие относится к дтомдслительной техике использовано в антомднапример, в системахограммного управления,ретения - расширение обеия устройства,2стоянной и оперативной памяти, шинный формирователь оперативной памяти, дешиФратор адресов устройств ввода/вывода, группу шинных формирователей устройств ввода/вывода, первый-третий элементы ИЛИ, первый - четвертый элементы И, первый регистр адреса ветвления, блок сравнения, триггер и шинный формирователь ветвления, дополнительно введены торой регистр адреса ветвления, группд регистров, мультиплексор, группд блгков сравнения, групп, злементов И и счетный триггер. Введеие новых элементов позволяет существено сократить объем памяти могодл тера 1 ивого ветвления рдсвирить об дсть применения у щность изобретения эаклюЧа 201 б 3337719экспоненциальную зависимость от количества логических условий и. Часть разрядов логических условий 1, которая подключена ко входам 35, адресует 2 а разрядных участков, гдеКа - длина участка, необходимого для формирования управляющих сигналов, округленная до ближайшей большей степени числа 2, Часть разрядов (и-Ь) с помощью группы блоков 241-24 п сравнения, группы элементов И 25-25 и с тремя состояниями на выходе, входов 331-33 39-39 щ подвергается кодированию так, что количество комбинаций на выходе мультиплексора 23 при возбуждении его входа адреса значител но меньше, чем 2 , а равно величине гп+1, где и - количество члеон СДЛФ, вькпсляемой методом много альтернатнного ветвления системы булевьх функций. Формула изобретения25Устройство для программного управления технологическими процессами, содержащее блок управления, тактовый генератор, контроллер, шинный формирователь адреса, дешифратор адреса памяти, блоки постоянной памяти программ и оперативной памяти программ во время работы, шинный формирователь оперативной памяти, дешифратор адресов устройств вводааьвода, группу шинных формирователей устройств ввода-вывода, первый, второй и третий элементы ИЛИ, первый, второй, третий и четвергый элементы П, первый регистр адреса ветвления, 40 блок сравнения, триггер и шинный формрователь ветвления, входы-выходы которого соединены с шиной данных устройства, образованной информационньм выходами-входами контроллера, 45 и,горды которого являются шиной управления устройства, разряды которой Чтение памяти" и "Запись в память соединены с входами первогоэлеьета ИЛИ, выход которого сОйди О нен с первым прямым входом разрешения дешифратора адреса памяти, первый выход которого соединен с первым входом разрешения блока постоянной памяти программ, выходы которого соединены с шиной данных устройства, выходы первой и второй фаз синхронизации и выход готовности тактового генератора соединены соответственно с тактовыми входами первой и второйфаз синхронизации и с входом готовности блока управления, выход сбросатактового генератора соединен с входами сброса первого регистра адресаветвления, триггера ветвления и блока управления, выход синхронизациикоторого соединен с входом синхронизации тактового генератора, входыготовности и сброса которого являются входами готовости и сброса устройства, выход синхронизации тактовогогенератора соединен с входом синхронизации контроллера, информационныевходы-выходы которого соединены свыходами-входами блока управления,адресные выходы которого соединеныс информационными входами ининогоформрователя адреса, выходы которого образуют адресную шину устройства и соединены с информационнымивходами дешифратора адреса памяти,с адресными входами блока постоянной памяти программ и блока оперативной памяти программ во время работы и с информационными входамидешифратора адресов устройств вводавывода, каждый разряд группы выходовкоторого соединен с первым входомразрешения соответствующего шинногоформирователя устройств ввода-вывода группы, входы захвата и запросагрерываия, выходы ожидания и разрешения прерывания блока управленияявляются соответственно входами захвата и запроса прерывания устройства и выходами ожидания и разрешения прерывания устройства, группауправляющих выходов блока управления соединена с группой управляющихвходов контроллера, разряд Подтверждение захвата группы управляющихвыходов блока управления соединен спервым и вторым управляющими инверсными входами разрешения шинного формирователя адреса, разряд "Прием"группы управляющих выходов блока управления соединен с первым входомчетвертого элемента И и с вторымивходами разрешения бгоков постоянной и оперативной памяти, второй выход дешифратора адреса памяти соединен с первым входом разрешения шинного формирователя оперативной памяти и с входом разрешения блока оператинной памяти программ во время работы, выходы которого соединены с входами шинного формирователя оператив 21 1633377, ной памяти, выходы-входы которОГО соединены с шиной данных устройства, выходы шинного формирователя оперативной памяти соединены с информа 5 ционными входами блока оперативной памяти программ во время работы, разряды шины управления 1 Ввод иэ устроцства ввода" и "Вывод в устройство вывода 1 соединены с входами нторого элемента ИЛИ, выход которого соединен с входом разрешения дешифратора адреса устройств ввода-вывода, первый управляющий выход которого соединен 1 с первым входом второго элемента И, 15 выход которого соединен с синхровходом триггера ветвления, выход которого соединен с первым входом первого элемента И, выход которого соединен с входом разрешения шинного 20 формирователя ветвления и с нторым иннерсным входом разрешения дешифратора адреса памяти, информационные входы дешифратора адресов устройств ввода-вывода соединены с ад ресной шиной, а его второй управляющий выход соединен с первым входом третьего элемента И, выход которого соединен с входом записи пергого регистра адреса ветвления, инссмационные нходы которого соединены с шиной данных, а выходы - со старштми разрядами второй группы инАОрматеттоцных входов блока сравнения, первая рупца информационных Вх обмоь ксфспс- го соединена с адресной шицсй, а выход - с вторым входом четвертого элемента И, выход которого ссетинеи с первым входом третьегО лемгцта ИЛИ, выход которого сое;сицец с етст-С рым входом первого элемеита И, выходы-входы шинных формирователей устройств ввода-вывода соединены с шиной данных, информационные Входы и выходы которых являются информационными входами и ныхопами устроиства, разряд шины управления вВПсэл в устройство вывода соединен с Вторыми входами нторогО и третьего элементов И, разряд ВВОп иэ устр йствп11Яввода шины управления соедин:ц с вторыми нходами разрешения шиццых формирователей устройств носта-ын да группы, разряд "Запись в память" шины управления соедицец с Вход(1 записи блока оперативной памяти пгО 55 грамм ВО время работы, разряд Чте 1ние памяти шины упраленин соелицец с третьим ВХОПОм ПРрвОГО элемента И, младший разряд шины данных соединен с информаттетонцьтм входом триггера ветвления, отличающееся тем, что, с целью расширения области применения устройства, в него введены второй регистр адреса ветвления группа регистров, мультиплексор, группа блоков сравнения, группа элементов И и счетный триггер, выход которого соединен с вторым входом третьего элемента ИЛИ и с адреснымвходом мультиплексора, выходы которого соединены с информационными входами шинного формирователя ветвления, выход сброса тактового генератора соединен с вхотами сброса счетного триг.гера, второго регистра адреса ветвления и регистров группы, выходы первого регистра адреса ветвления соединены с тнформационными входами нторогО регистра адреса ветвления, выходы кОТОрогО соединены с младшими разрядами второй группы информационных входов, и с информацтонными входами первого регистра группы, нхо- ДЫ ПОСЛЕУсП 1 РГО РЕГИСтРа ГРУППЫ СОЕДИСЦЫ Г Инф РМа 1 ИС ЦЦЫМ 11 ВЬХГДС,тт ПРРДЬНтУ 1,РГО РРГИСТР 1, ЦЫХО СЫ РС 1 с ТРОВГруттпы сс слццР 11 сО 1 ет,:1 ецио с 11 О рьми гхО 11, ми сэ.тсн, -в ср,чигппы, 11 с. р В ы с в х с цт ы к Г т О р 1.я В л я нт т с )э 1 и у;1 т Остасих па рядоц л,1:ч; с ктх . НтуГ гройГ.тп, а 1(;,.; с; е,ицс;.:1 ГВстГтвецп, Г ПРОв 1 у 11, лпян 111 Н 1ВХттСьтц1 РМС:Н Гс т)УГ 1 П 1 ЦРРЫ:упрстэгтятстсете вхпы ксторых Внесяс. сяВходами управгтс.ццтт стройств :выхОЛ, се,",и.ецы с."1 гтсттцнсразря;тампе т дро;1 Г Итьт фО с 11 тут 1 тетппс. РГ Орас тр 1 иР ра зрялт еэ торсЙ Груттгы цходО1(Отор ОГО являются тсрвгЙ Гру 11 пой цхОдов КОПОВ разрядО(ти, младшие истаршиР разря 111 псрглй группы Входовмультиплекссрп Явля гся Гоответстненно группой нхопОВ мчалстих разрядов лсГичеГких уст 0111 1 устрой тна Бто РС ГРУППОЦ ВХС.;с В КОПОВ РВЗРЯДЦО- стц, Групг.а гхс.тс в этмецтотэ И Группе ягц;1 с.Тся групОф вхог;: г, старштх ВЛР СОР, ВатЛСЦИЧ Уетпойотга, ВЫ- ход третьегг э.темгцте И с ОРдиеРтэ с ВХОДВМИ ЭВПИСИ ВтГРГГО РРГ 1 СТРа адрРса Вс.тлР 11 я и ре;и.Трог ГРуппы, выход перОГО,.11 мРцтз И соединен со сче.тьм Входом счРтцот О триггса,1633377 Фиг Фиг актор М.Бланар Корректор С,Шекмар Заказ 616 ТиражВНИИА Государственного комитета ретен113035, Москва, Ж ушска 479по Ъзоб-35, Ра зводственно-издательский комбинат "Патент", г, Ужгород,агарина, 101 остави Техред ь О.ФомичеКравчук Подписноем и открытиям при ГКНТ СС наб., д. 4/5ветвления рангови, где п - разрядность обрабатываемых логических условий.Суть новой дисциплины заключается в вводе в группу регистров информации членов СЛНФ (подчленов СДНФ), кодов вариантов (части кодов вариантов) ветвления при инициализации, либо при перенастройке устройства, 10 в сравнении этой информации с информацией на группе старших разрядов логических условий и формировании сигнала идентификации одной из схем сравнения группы схем сравнения, 15 либо таковой сигнал на формируется, в формировании на выходе группы элементов И с тремя состояниями на выходе кода идентификации информации, либо единственного кода неидентификации; в реализации дисциплины много- альтернативного ветвления, аналогичной известной, причем часть разрядов, (младшие разряды) логических условий через мультиплексор непосредстфвенно приводит в дальнейшем к адресации памяти, а другая часть (старшие разряды), подвергнутая предварительному кодирЬванию, адресует в дальнейшем память косвенно, в соот ветствии с присвоенными группой входов старших адресов ветвления кодамиНа фиг. 1 представлена функциональная схема устройства программного управления технологическими процессами; на фиг2 - временная диаграмма вывода информации в регистры и группу регистров в режиме инициализации или настройки на фиг. 3 - 40 временная диаграма выдачи второго и третьего байтов на шину данных системы в режиме многоальтернативного ветвления с предварительным кодированием. 45Устройство для программного управлейия технологическими процессами (фиг.1) содержит блок 1 управления, содержащий выходы 11 адреса, выходы- входы 1 данных, выходы 1 управления, тактовые входы первой 14 и второй фаз 1 синхронизации, вход 1 сброса, вход 17 готовности, выход , 1 синхронизации, тактовый генератор 2, содержащий вход 21 синхронизации, выходы первой 2 и второй фаз 2 синхронизации, выход 2 4 сброса, выход 2 готовности, выход 26 синхронизации, контроллер 3, содержащий выхолы-входы 31 данных, являющиеся птиной данных, выходы 3 управления, являющиеся шиной управления,шинный формирователь 4 адреса, содержащий выходы 4, являющиеся шинойадреса, дешифратор 5 адреса памяти,содержащий выходы подключения по стоянной памяти 5 и оперативной памяти 5, блок 6 постоянной памяти программ , блок 7 оперативной памяти программ во время работы, шинный формирователь 8 оперативной памяти,дешифратор 9 адресов устройств ввода- вывода, содержащий группу выходов 9 подключения внешних устройств. Выходы 9 и 95, группу шинных формирователей 10 устройств ввол-вывода, первый 11 и второй 12 элементы ИЛИ, шинный формирователь 13 ветвления, триггер 14 ветвления, первый 15, второй 16, третий 17 и четвертый 1 Я элементы И, первый 19 и второй 20 регистры адреса ветвления, группу п 1 регистров 211-2 щ, где т - число членов СДНФ, описывающей условия ветвления, блок 22 сравнения, мультиплексор 23, группу блоков 24-24 щ сравнения, группу элементов И 25-25 щ с тремя состояниями на выходе, счетный триггер 26, третий элемент 1 ПИ 27, вход 28 готовности, вход 29 захвата, вход 30 запроса прерывания, выход 31 ожидания, выход разрешения прерывания 32, группу входов 33-33старших адресов ветвления, группу 34 старших разрядов логических условий, группу 35 младших разрядов логических условий, информационные выходы 36,информационные входы 37, вход 38 сброса, входы 39-39, управления, первая группа входов 40, вторая группа входов 4 1.Блок 1 управления предназначендля управления системой и решения вычислительных задач. Он может быть реализован, например, на стандартнойинтегральной микросхеме КР 580 ИК 80 А.Соответствие входов-выходов блока 1и этой микросхемы может быть представлено табл.1. Тактовый генератор 2 предназначен для формирования сигналов синхронизации. Соответствие входов-выходов генератора 2 и этой микросхемы представлено в табл.2.Вход 13 и выходы 9 микросхемы КР 580 ГФ 24 незадействуются.;микросхемы и входов-выходов контроллера 3 может быть представлено табл.3.Шинный формирователь 4 адреса пред назначен для увеличения нагрузочной способности шины 4 1 адреса и для отключения своих входов-выходов от нее путем перевода их н высокоимпедансные состояния по сигналу 11 Подтнерждецие захвата , который поступает на его первый и второй разрешающий входы от блока 1 управления.Шинный формирователь 4 ддресд может быть реализован, например, на стандартных интегральных микросхемах 589 АП 16.Соответствие входов-выходов блока 4 и входон-ныходон этой микросхемы может быть представлено табл.4. 11, 14 не используютВыходы 2, 5,ся,Дешифратор 5 адреса плмяти прелцдзцачен для дешифрации информдции цд шине 4 адреса по разрешающему сигналу на его первом входе упрлнлсцц 11 если второй неактинировац, и 1 ьор ьгронанця сигналов выборки кристлллз лля подключения блоков постоя 11 1 или оперативной 7 памяти.Блок 6 постоянной памяти л;1.лцдзначен для долговременного х; левя программ и данных. Блок 7 онер 1 тцнной памяти предназначен лля хрд циц программ, данных и для записи их только во время работы устройства, а также для организации стека.Режим работы блока 7 оперлзинцой памяти определяется сочетанием рдзрешаюшего сигнала и сигндлд записи.Шинный формирователь 8 оперативной памяти предназначен для увеличения нагрузочной способности шицы 3 данных системы и для орглциздции подключения к ней входов и выхолон блока 7 оперативной памяти н зависимос.ти от управляющих сигналон в слелун 1 гих режимах.Чтение памяти,При этом лктинирондны первый и второй входы разрешения шинного формирователя Я. Данные с выходов блока 7 оперативной памяти лоступдют ца Контроллер 3 предназначен для формирования шины управления и для организации двунаправленной передачи данных по шине 31 данных.Соответствие нходов-выходов этой входы .шинного формирователя 8 опера%тинной памяти и с его входов-выходовна шину 3 данных системы.Запись в память.5При этом активирован только первый вход разрешения шинного формирователя. Данные с шины 3 данных системы поступлют нд его входы-выходь 1,а с выходов - на входы данных блока 7оперативной памятиДешифратор 9 адресов устройстввнода-вывода предназначен д 31 я дешифрации по разрешающему сигналу адресной информации на шине 4, адресасис темы для подключения к шине 3 данныхдля подключения к вине 3данныхсоотнетстнующего шинного формирователя 10 ввода-вывода по входам-выхо дам, для управления элементами И 17и 16.Шинные формирователи 10 ввода/вывода предназначены для увеличения нагрузочцой способности шины 3 данных 25 системы, для ввода данных с информациоццьж входов 37, при этом активиронаны обд разрешающих входа одного иэшинных формирователей 10 ввода-выно"ца, который 1 лйрлц дешифратором 9 30 дцресд ус 1 р 1 йстн ввода-вывода, г таклля нынолл ддццых цз блока 1 упрд;леля цз информационные вьж ы 36.При ,:том лкгинирондц первый разрешающий вход одного из ыццьж Формирова 1 елсй 10 ннолл-цьп:одд соответствуюшим выходом д:шиФрд:ора 9 адресовустр 11 йс 1 н вноцдьц 1 одд;Первый лемент И:П 1 11 предцазнач лля нырдб 1 гки рдзрешлющего сиг1 л 1 и х"л ."1 н и" дфрлторд 5 адрес памяти, если цд шине3упрлнлецця имеется один иэ сигналов "Чтение ллмяти", "Згпись в па 11мять45 Второй элемент ИЛИ 12 предназначе для выработки сигнала для дешифрдторл 9 адресов устройств внода-выволя, если цд шине 3 управления имее 1 ся один из сигнллон "Вывод н уст ройстно нынодд", "Ввод из устройстваннолд".Шинный Формирователь 13 ветвленияпредназначен для увеличения нагрузоч"ной способности шины 3 данных иподключения к цей сигналов с выходамультилексорд 23 лри акзинировлнииего вход;1 рдзрешецця. В противномслучае выходы шинного Формирователя13 находятся н нысокоимпеддномсостоянии и не влияют на работу шины 31 данных.Триггер 14 ветвления предназначен для приема с шины 3 данных единичного программирующего бита попереднему фронту импульса на выходеэлемента И 16 для разрешения режимамногоальтернативного ветвления путем активирования первого входа элемента И 15. При приеме нулевого битарежим запрещается.Первый элемент И 15 предназначендля управления шинным формирователем13 ветвления в режиме многоальтернативного ветвления по сигналу "Чтениепамяти" шины 3 управления, если установлен триггер 14 ветвления и возбужден выход элемента ИЛИ 27.Второй элемент И 16 предназначен для формирования импульса синхронизации триггера 14 ветвления,если возбужден выход 9 дешифратораадресов устройств ввода-вывода иГраэряд Вывод в устройство вывода"шины 3 управления.Третий элемент И 17 предназначендля управления записью информации нрегистры 19, 20 и 21 - 21в том слу-чае, если возбужден выход 9 дешифратора 9 и разряд "Вывод в устройствовывода" шины 3 управления.Четвертый элемент И 18 предназначен для управления элементом ИЛИ 27по его первому входу, если возбужденвыход блока 22 сравнения и разряд"Прием" выходов 1 З управления блока1 управления. Выход четвертого элемента И 18 возбуждается при чтениипервого байта команды ветвления.Первый регистр 19 адреса ветвленияпредназначен для записи и хранениямладшего полуадреса точки ветвленияпрограммы (адреса второго байта команды ветвления) с лицы 31 данныхсигналом с выхода элемента И 17.Первый регистр 19 адреса ветвлениятранслирует информацию на входы второго регистра 20 адреса ветвления.Последний предназначен для записи ихранения старшего полуадреса точкиветвления программы ныходов первогорегистра 20 ветвления по сигналам свыхода элемента И 17. Второй регистр20 адреса ветвления транслирует информацию на входы группы ш регистрон 21 - 21Группа ш регистров 211 в 21 предназначена для записи и хранения иц 10 15 20 25 30 35 40 45 50 55 формации членов (подчленов) СЛНФ реализуемых булевых функций или кодоввариантов (частей кодов) ветвления свыходов второго регистра 20 адресаветвления по сигналам с выхода элемента И 17. В каждый последующий регистр регистров 20, 21, -21 щ информация записынается с выхода предыдущего с целью снижения аппаратурных затрат так, что за ш+2 цикла вывода информации блоком 1 управления по адресу порта вывода, возбуждающего выход 9 у дешифратора 9, элемента И 17в регистрах 19 и 20 группы 21-21,записывается требуемая информация(фиг.2).Блок 22 сравнения предназначен дляопределения точки ветвления путемсравнения информации ца шине 4 адреса и выходах регистров 19 и 20 дляинициализации режима мцогоальтернативного ветвления. Выход схемы 22 сравнения возбуждается при совпаденииадреса, выставленного на шинеадреса, с адресом второго байта команды ветвления, записанным в регистрах 19 и 20.Мультиплексор 23 предназначендля подключения к информационнымвходам шинного формирователя 13 ветвления либо конкатенации входов 35и 4 1 устройства, либо конкатенациивходов 40 и объединенных выходов элементов И 25-25, с тремя состояниями на выходе с целью формированиявторого и третьего байтов командыветвления, зависящих от логическихусловий 35 и 34,Группа блоков 24-24 щ сравненияпредназначена для идентификации членов(подчленов СДНФ), кодов вариантов ветвления (частей кодов), записанных вгруппе ш регистров 21-21 щ на дискретных входах группы 34 старших разрядов логических условий. Всегда возбужден не более,чем один выход груп-Пы блоков 24 -24 1 сравнения.Группа элементов И 251-25 с тремясостояниями на выходе предназначенадля формирования кода идентификацииинформации, соответствующего установленному на одноименной группе входон33,-33 ш старших адресов ветвления,если возбуждены выход соответствующего блока 24-24сравнения иэ,группы и соответствующий ему вход упранления - иэ входов 391-39. В частно сти, при возбуждении выходов блока1633377 10 24-24, сравнения группы на объединенцых выходах группы элементов И251-25 с ремя состояниями на выкоде могут выставляться коды (установ 5ленные предварительно на входах 33 -33 щ), веса которых соответствуюномеру блока сравнения, считая с нулевого, группа блоков 24 1-24 ш с возбужденным выходом (0,1,2 ш).1 ОРазрядность выходов группы элементов25-25 п,Равна величине 1 п 1 о 8 (и+1),где 1 пй - ближайшее большее целоечисло.При невозбуждении выхода на одномиз блоков 24-24, сравнения группы обнуленные выходы группы элементов И25-25 п 1 находятся в высокоимпедансном состоянии, что воспринимаетсясоответствующим входом мультиплексора 23 как в ТТЛ-логике - логической "1".Счетный триггер 26 предцазначендляуправления мультиплексором 23 по сигналам с выхода элемента И 15. Причтении блоком 1 управления первогобайта команды ветвления (т.е. команды перехода, имеющей трехбайтовуюструктуру, например команды 1 МР,САЫ ЬПА и др. для микропроцессора 30580) счетный триггер 26 обнулен начальным сбросом. Адрес второгс, байтатакой команды ветвления дешцфрцру.-.блок 22 сравнения. Импульс чснн"второго байта по его заднему Франсус выхода элемента И 15 запсмцнастсчетный триггер 26, обеспечивая иреключение мультиплексора 23равление элементом И 15 через з н -мент ИЛИ 27, что необходиь.о плн н л Оключения третьего байта через шинный формирователь 13, так как адрестретьего байта не дешифрируется блоком 22 сравенния, 11 о окончании импульса чтения третьего байта триггер 4526 обнуляется.Третий элемент ИЛИ 27 предназначен для управления элементом И 15 поего третьему входу либо сигналом свыхода элемента И 18 (чтение второгобайта команды ветвления), либо сигналом с выхода счетного триггера 26(чтение третьего байта команды ветвления).Вход 28 готовности предназначен дляприема внешнего сигнала гозовности,например,с внешних медленцодействующих накопителей. Вход захвата предназначен для приема внешнего сигнала захвата, например, в внешних быстродействующих накопителях.Вход 30 запроса прерывания предназначен для приема внешнего сигналапрерывания, например, при аварии электропитания.Выход 31 ожидания предназначендля формирования сигнала ожидания,являющегося реакцией на невозбужденный вход 28 готовности.Выход 32 разрешения прерыванияпредназначен для формирования сигнала разрешения прерывания с внутреннего триггера блока 1 управления.Группа входов 33-33 п, старшихадресов ветвления предназначена дляформирования кода идентификации члена (подключена) СЛКФ реализующейсистемы булевых Функций или кода(части кола) варианта ветвления наобъединенных выходах элементов И25-25. Информация на входах 3333, моет бить установлена жесткопуем распайки (подключением к шинам Плюс ,Минус" источника питаниячерез ограничительные резисторы) либо мягко - с выходов регистров, которые также могут программироватьсяблоком 1 управления с помощью технических средстд, внешних по отношецин. к у тройс ну.Разрядно.ть вход н 33-33, равна1 п.10 фф 1111 руина 34 старшц разрядов логических условий црслназначеца для подключения о-.н з тну щей части раэря:,он поснче "к; .; усл 1 ьцй к первым1обьслнннн сн:нцнм входов гривныблоков 2, - 24 сравнения. Логичсскиеус 1 сн 1 ц. 3 ма; ут быть как внсп,ннчи,т. е. н посредственно состояние дискр тн;х днч икон те хнслогцческогопр несся, так ц нцутреццими - полученными в резун. тае работы блока 1уг:рдвленця ц выведенны на регистрыЭнапримеГ, длн получения в дальнейшемнекоторых автома 1 ных отображений.Грппа 35 млапгпх разрядов логических условий предназначена дляприема соответствующей части разрядов логических условий, которые могут быть такими же, как описано. Информация на входах 34 и 35 изменяетсяс такой периодичностью, что блок 1управления успевает обрабатывать еелюбые н 1 анения,Информационные выходы 36 предназначены для выдачи управляющих воз 1633377Обычный режим работы.В этом режиме тактовый генератор 2 (фиг.1) формирует две неперекрывающиеся тактовые последовательности, которые с его выходов 2и 2поступают на тактовыевходы первой 14 и второй 1 фаз блоБка 1 управления,Блок 1 управления генерирует сигналы адреса данных и управления:после подачи сигнала сброса насоответствующий его вход 1, причемвнешний сигнал сброса с входа 38системы стробируется в тактовомгенераторе 2,и поступает на его вы"ход 2, обнуляются регистры 19, 20,21-21 ш, 1 риггеры 14 и 26,50 действий на исполнительные органы дляуправления технологическим процессом,в том числе и по результатам многоальтернативного ветвления.Информационные входы 37 предназначены для приема информации о состоянии датчиков технологического процесса, которая обрабатывается обычнымобразом. 10Вход 38 сброса предназначен дляприема внешнего сигнала начальногосброса системы,Входы 39,-39 управления преднаэна.чены для управления группой элементов И 25-25. При обработке членов(подчленов) ГЛНФ,. кодов (частейкодов) вариантов ветвления, количе-ство которых отличается от максимального количества ш, на входы 39 1-39соответствующим неиспользуемым элементом из групп элементов 24-24,25-2511, подаются логические "О" сцелью исключения ложного формирования кодов идентификации. 25Первая группа входов 40 предназначена для формирования вместе с информацией на выходах группы элементовИ 251-25 полного кода разрядности,равной разрядности шины 3, данных. 30Вторая группа входов 4 1 предназначена для формирования вместе с информацией на входах разрядов 35 полногокода разрядности шины данных. ЕслиК, - разрядность шины данных, К 41,К , К 41- разрядность соответствующих входов, ток -к, +к: к 4 1 пс 1 оа (+) Устройство работает следующим об разом,после установления уровня логиче 1 11с кои 1 на входе 2 8 готовности ус т- р ойс т в а , причем сигнал готовности с т р о бир уе т с я в тактовом генераторе 2 и с е г о выхода 2поступает н а вход 1 7 готовности бл о к а 1 управц с ния , если н а входе 2 8 устройства установлен сигнал логического " О " , т о на выходе 3 1 устройства ус т а на вли ва е т с я сигнал логической " 1 " , с вид е т ел ьс т в ующий Ь т ом, ч т о блок 1 управления находится в режиме ожидания готовности .Блок 1 управления выдает слово состояния н а шину 1 данных и о син 2хросигналу на соответствующем выходе 1, поступающему на вход 2 тактового генератора 2 в первом такте каждого цикла, а стробированный по первой фазе сигнал синхронизации с выхода 2 тактового генератора 2 поступает на вход синхронизации контроллера 3, в который записывается слово состояния блока 1 управления с входов-выходов 1 данных блока 1 управления. Контроллер 3 по слову состояния и сигналам на выходах 1 управления блока 1 управления Формирует код на шину 3 управления, а также формирует код на шину 3 данных, обеспечивая ее требуемую нагрузочную способность и двунаправленность передачи данных на входах-выходах 11 данных блока 1 управления,Шинный формирователь 4 адреса формирует по адресным сигналам на соответствующих выходах 11 блока 1 управления шину 4адреса, обеспечивая ее требуемую нагрузочную способность.Устройство можно перевести в режим прерывания и захвата подачей соответствующих сигналов на входы 29 и 30. При переходе в режим прерывания с выхода 32 снимается сигнал разрешения прерывания. При переходе устройства н режим захвата на соответствующем разряде выходов 1 управления блока 1 управления устанавливается сигнал подтверждения захвата, который по первому и второму входам управления переводит выходы шинного формирователя 4 адреса в высокоимпедансное состояние. Также по этому сигналу выходы контрол. лера 3, выходы 11 адреса, входы-выходы 1 данных блока 1 управленияпереводятся в высокоимпедансное состояние.Блок 1 управления считывает и выполняет программу, записанную в блоке 6 постоянной памяти, либо в блоке 7 оперативной памяти . При этомдешифратор 5 адреса памяти дешифрирует адрес, выставленный на шине 4адреса, если на шине 3 управлениявыставлен один из сигналов "Чтениепамяти", "Запись в память" при этомактивИруется выход первого элементаИЛИ 11 и первый вход разрешения дешифратора 5. Второй инверсный вход разрешения активирован выходом элемента И 15. Еслу на шине 4адреса сис темы выставлен адрес постоянной памяти, то активизируется выход 5 дешифратора 5 и первый вход управленияблока 6 постоянной памяти.Если на шине 4 адреса выставленадрес блока 7 оперативной памяти, тоактивизируется выход 5 дешифратора5, вход управления блока 7 оперативной памяти и первый вход управленияшинного формирователя 8 оперативной 25памяти,Выходы блока 6 постоянной памятиподключаются к шине 3 данных, еслиактивирован, кроме первого входа управления, второй вход управления 30сигналом "Прием" с соответствунвпегоразряда выходов 1 управления блока1 управления. Данные считываются изблока 6 постоянной памяти в блок 1управления по шине 3 данных черезвходы-выходы данных контроллера 3на входы-выходы 1 данных блока 1управления в соответствии с адресами, поступающими на ее адресные вхо 4ды с шины 4 адреса,40 Для считывания данных из блока 7 оперативной памяти, кроме активирования его входа управления, на вход записи подается сигнал логического 45 "0" с соответствующего разряда шины 3 управления "Запись в память , а второй вход управления шинного формирователя 8 блока оперативной памяТи активизируется разрядом выходов 1 управления блока 1 управления Прием . Это переводит шинный формирователь 8 памяти в режим приема, т.е. организуется передача данных с выходов блока 7 оперативной памяти55 на шину 3 данных. Данные считываются из блока 7 оперативной памяти в блок 1 управления по шине 3 данных в соответствии с адресами, поступающими на ее адресные входы с шины 4 адреса.Блок 1 управления может записывать данные в блок 7 оперативной памяти, при этом шинный формирователь 8 оперативной памяти по второму входу управления, с которого снимается активный уровень сигнала соответствующим разрядом выходов 1 управления блока 1 управления, переводится в режим ввода данных с шины 3 данных. Блок 7 оперативной памяти 7 по входу записи, который активизируется соответствующим разрядом, "Запись в память" шины 3 управделния, переводится в режим записи.Данные с шины 3, данных записываются в блок 7 оперативной памяти в соответствии с адресными сигналами, поступающими на ее адресные входы с шины 4 адреса.При отсутствии активных уровней управляющих сиггелов выходы блока 6 постоянной памяти и вьмоды-входы шинного формирователя 8 оперативной памяти находятся в высокоимпедансном состоянии и отключены от шины 3 данныхУстройство вводит данные с информационных входов 37 или выводит данные на информационные гыходы 36. Де- вифра ор 9 адреса устройства вн. давынода дешифрирует адрес, выставленный на шине 4 ь адреса, если активирован его вход управления выходом в 1 орого элемента ИЛИ 12 при активиронании его входов одним из сигна-. лов "Ввод из устройства ввода, "Вывод в устройство вывода" на соответствующих разрядах шины 3 управления.Выходы дешифратора 9 адреса устройств ввода-вывода активируют второй вход разрешения одного из шинных формирователей 10 ввода-вывода, соответствующего адресу, поступающему на адресные входы дешифратора 9 адреса устройств ввода-вывода.Режим работы (ввод или вывод) шинных формирователей 10 ввода-вывода определяется сигналом на вторых входах разрешения, т.е. соответствующим разрядом "Ввод из устройства ввода" шины 3 управления. В режиме ввода данные с информационных входов 37 поступают на входы соответствующего шинного формирователя 1 О ввода- вывода, а с его входов-выходов - на шину 3 данных через контроллер 3 вблок 1 управления по его входам-выходам 1 данных,В режиме вывода данных иэ блока1 управления по входам -выходам 1,данных через контроллер 3, шине 3,данных поступают сигналы на вховыходы соответствующего шинного формирователя 10 ввода-вывода, а с еговыходов - на инАормационные выходы36.При отсутствии активных уровнейсигналов управления шинные Аормирователи 10 ввода - вывода отключены атшины данных (находятся в высокоимпедансном состоянии).Режим подготовки к ветвлению.В этом режиме, который может выполняТься при инициализации устройства (при включении питания, например, программой монитор), если ветвление организуется в одном местепрограммы, либо перед ветвлением, если оно организуется многократно вразных участках программы, обеспечивается запись адреса точки ветвленияв два регистра 19 и 20, запись анализируемых членов СДНФ системы булевыхфункций, вычисляемой в процессе ветвления, в группу регистров 21-21 30а также установка триггера 14 в еди-ничное состояние.Причем на группе входов 33-33,аппаратно, например, установленыстаршие адреса ветвления (например,подключением необходимых разрядовчерез ограничительные резисторы кположительной и отрицательной шинампитания) в соответствии с разработанной проектировщиком картой распределения памяти устройства. Навходах 39-39, управления установлены единицы, количество которых,начиная с входа 39 равно количеству членов СДНФ в вычисляемой ветвлением системе булевых функций. При.необходимости вычисления другой системы булевых функций в другой точкепрограммы измещтется информация врегистрах 19, 20, 211-211 и на входах 33 -33 я, 39-39, причем изменение, информации на этих входахможет быть осуществлено программнос использованием внешних настроечныхрегистров.Для записи информации в регистры19, 20, 21-21, блок 1 управленияорганизует режим вывода во внешнееустройство. При этом возбуждается выход 9 дешифратора 9 и, так какактивирован разряд шинь 3 управления "Вывод в устройство вывода , товозбуждается и выход элемента Й 17,поэтому информация с шины 3 данныхзаписывается в регистр 19. Синхроимпульс записи с выхода элемента И 17поступает одновременно на все регистрь 19, 20, 21,-21 вследствие чего врегистры 20, 211-21 записывается информация с выходов предыдущих регистров: в регистр 20 - с выхода регистра 19, в регистр 21 - с выхода регистра 20 и т.д, Все эти регистрыпредварительно обнулены выходом 2сброса тактового генератора 2, также, как и триггеры 14 и 26,При следующем возбуждении выхода9дешиАратора 9 (блок 1 управления,записывая информацию в регистры 19,20, 21 -21, обращается к устройствувывода по одному и тому же адресу,возбуждающему выход 9 дешифратора9 +2 раза) информация с шины 3 гданных записывается и регистр 19, ас регистра 19 этим, же импульсом свыхода элемента И 17 - в регистр 20,По окончании в+2 циклон вывода информации в регистры 19, 20, 21 1-21 я в регистрах 21-2 я записаны ш членовСДНФ системы булевых функций, вычисляемых в процессе ветвления, а в регистрах 19 и 20 - младший и старшийполуадресы точки ветвления программы.Процесс перемещения инАормации врегистрах 19, 20, 21-21 показан нафиг,2,Далее блок управления осуществляетвывод информации по адресу триггера14,обращаясь к нему,как к устройствувьвода с Аиксированным адресом Приэтом возбуждае 1 ся выход 9 дешифратора 9,разряд шины 3 управления "Вывод вустройство вывода", поэтому возбуждается выход элемента И 16, по стробуна выходе которого с нины данных би 1информации (в данном случае - единицы) записывается в триггер 14, который устанавливается в единичное состояние и активирует свой выход.Режим многоальтернативного ветвления.Это режим, когда блоку 1 управления необходимо обработать информацию на входах 34 и 35, он можетвыполнить это, например, специальнойподпрограммой. При этом схема 22сравнения дешифрирует адрес второго25 байта команды (тапример, безусловного перехода или вызова подпрограммы 1 МР и СА.т, для микропроцессора 580). Выход схемы 22 сравнения акти 5 вИруется. Если при этом активирован разряд выходов 15 управления блока 1 управления "Прием", то активируется выход элемента И 18, который через элемент ИЛИ 27 активирует третий 10 вход элемента И 15. Первьп вход этого элемента к этому времени активирован разрядом шины 3 управления чт 1Чтение , а второй вход - выходом установленного при инициализации 15 триггера 14. Поэтому шинный формирователь 13 открывается, дешифратор 5 адреса памяти блокируется по инверсному входу разрешения. Так как выход триггера 26 обнулен (триггер 20 26 обнулен системным сбросом с выхода 2 тактового генератора 2), то на выход мультиплексора 23 поступает информация с группы 35 младших разрядов логических условий, которая через шинный формирователь 13, шину 3 данных считывается в блок 1 управления и воспринимается как младший байт команды (безусловного прехода или вызова подпрограммь). 30По окончании импульса чтения с соответствующего разряда шины 3 управления задним фронтом импульса с выхода элемента И 15 триггер 26 уста - навливается и активирует через эл- мент ИЛИ 27 третий вход элемта И 15, а также активирует адресный г.,;и т мультиплексора 23, которьп пердает т- перь на свои выходы информацют;ыходов группы элементов И 25-25 ,с трс-;0 мя состояниями на выходе, та которой устанавливается код номера лена СПНОР вычисляемой системы булевых фуцкпий, если информацияна входах группы 24 старших разрядов логических условий совпадает с информацией, записанной в одном из регистров 21-21, группы, и единичный код в противном случае (так как выходы всех элементов И группы элементов И 251 -25 гя с тремя состояниями на выхоле цаходятся в высокоимпедансном состоянти, что эквивалентно в ТТЛ-логике пода:те на соответствующие входы мультиплексора 23 логических "1").На входах 40 установлен (при ицт - циализации системы с внешнего регистра либо подключением соответствующих разрядов через ограничительные резисторы к положительному или отрицательному полюсам источника питания) код разрядов адресов ячеек памяти (блоков 6 или 7) так, что в конкатенации с тнформацией с выходов группы элементов И 25 -25 с треттт мя состояниями на ныходе мультиплексора 23 устанавливается старший полуадрес адреса ветвления с учетом количества адресов, требуемых для формирования команд выдачи соответствующих управляющих воздействий.Поэтому цри следующем чтении памяти блоком 1 управления (чтецие второго байта команды безусловного перехода тли вызова подпрограммы) вновь активируется разряд Чтение" шины 3 управления. Одтако ныход блока 22 сравнения неактивирован, так как в этом случае ца шине адре-, са устаовлен адрес, на единицу больший гтредьшугтего., Неакттвтрован и выход элеметта И 18. Но, так как триггер 26 установлен, то через элемент ИЛИ 27 активцрс вац третий вход элемента И 15, выхс 1 д которого возбужден и через ттттьтй горлтрователь 13 ця шиц 1 3 дзццыт . ере;тзется описанная тфорл;,ция с цьжодоц мультцплекссра 23, 3 а;тц;м фр ц 1 ом тлпульса на ыхопе зяел с т, И 5 н" т, чяе " тригт р 26 и ц:т выхог лтуттьттт текс ора 23 вцоьь перст:тотя;формация с вхсдоц 35.Я,тл ояь я т;ц,) яямтро 1 атеяя 13 ттерехс,тят. т,.:окот;.оттацстое с 1 ояцце и цт. вчттяю; а ттзц. 3;ацных Стцмаетс я б ;прогга .",.:ифря г ра 5 адреса памяти. Нлот 1 у равлецця, воспртяв л,омс 1 тБ т эрой и г" с ти: бат (атотзо т третье с.това в обттт слу тае) которой зависят от инЛорлацти ца входах 3"34, переходит на соответствуютттую, заятсяптую от логи пустовий ме т; прот р;тммь ияи подпрограмму, фор ирует управляющие воздействия, выво.тит их ца испслнительцье оргатц " цтгхолов 36 При не- обходилости блокряк дисциплины мцогоа.ть т -:онат тттг ветвления блок 1 управлеция грограммц обтуляет триггер 14, вывод в цсгопо шицс. даццых гтсгцесктй "0", Таким образом, в отли тие от тзвестного объем гталяттт. тс-обходимой для организации реакции ца логические условия в процессе мнгоальтернатитного ветвления, только частично имеет