Устройство для решения линейных дифференциальных уравнений

(5 ) 4 С 06 Р ЕННЫЙ КОМИТЕТКИЯМ И 07 НРЫТИЯ ГОСУД АРСПО ИЗОБПРИ ГНН АНИЕ РЕТЕНИ ТОР рования венко, едотов ироваССР981. ИНЕЙНЫХ роУ СВИДЕТЕЛВСТВУ(71) Институт проблем моделв энергетике АН УССР(56) Урмаев А.С. Основы модния на аналоговых вычислитемашинах. - М.: Наука, 1974,Авторское свидетельствоУ 928351, кл. С 06 Р 7/64,(54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ ДИФФЕРЕНЦИАЛЬННХ УРАВНЕНИЙ (57) Изобретение относится к вой вычислительной технике,ности к устроиствам для решения линейных дифференциальных уравнений. Цель изобретения - расширение функциональных возможностей за счет ре- шения линейных дифференциальных уравнений высокого порядка, Поставленная цель достигается тем, что устройст во содержит генератор 1 тактовых импульсов, р сдвигавщих регистров 2, - 2 р, (где р - разрядность переменных) и умножителей 3, - 3 , (где и - число шагов осреднения), первый сумматор 4, блок 5 памяти, регистр 6, второй сум" матор 7, р-элементов ИЛИ 8- 8 р, блок 9 управления, блок 10 интерполя" ции, блок 11 формирования векторов и блок 12 интегрирования. 3 з.п.ф-лы, 4ва подключен к входу запуска блока управления, первый выход генератора тактовых импульсов подключен к пер 1 вому входу синхронизации блока интер 5 поляции, второй выход генератора тактовых импульсов подключен к второму входу синхронизации блока интерполяции и первому входу синхронизации блока интегрирования, третий выход генератора тактовых импульсов подключен к входу синхронизации блока формирования векторов и первому входу синхронизации блока управления, четвертый выход генератора тактовых импульсов подключен к второму входу синхронизации блока управления, входу записи регистра и входу чтения блока памяти, пятый выход генератора тактовых импульсов подключен к треть ему входу синхронизации блока управления и входу записи блока памяти, выход первого сумматора подключен к первому входу второго сумматора, выход которого подключен к информацион ному входу блока памяти, выход которого подключен к выходу результата устройства и информационному входу регистра, выход которого подключен к второму входу второго сумматора, пер вый выход блока интегрирования подключен к входу режима блока управле-, ния, с первого по пятый. выходы которого подключены соответственно к вы ходу признака результирующего векто ра устройства, адресному входу блока памяти, первому и второму управляющим входам блока формирования векторов и входу. запуска генератора тактовых импульсов, шестой выход которого 40 подключен к третьему входу синхронизации блока интерполяции и второму входу синхронизации блока интегрирования, первый, второй и третий выходы блока интерполяции подключены соот ветственно к первому, второму информационным входам блока формирования векторов и первому информационному входу блока интегрирования, выходы с второго по ц+3)-й которого подключе 50 ны соответственно к информационным входам с второго по (с 1+3)-й блока интерполяции, (ц+4)-й информационный вход которого подключен к первому выходу блока формирования векторов, выходы с второго по (р+1)-й которого подключены соответственно к вторым входам элементов ИЛИ с первого по р-й,(р+2)-й выход блока формирования векторов подключен к второму информационному входу блока интегрирования, выходы которого с (ц+4)-го по (1+7)-й подключены соответственно к информационным входам с третьего по шестой блока формирования векторов, при этом блок управления содержит счетчик, два триггера, три элемента И и элемент ИЛИ, причем вход запуска блока управления подключен к входу установки в "О" первого триггера и входу установки в ,"1" второго триггера, вход режима блока управления подключен к входу установки в "1" первого триггера, прямой выход которого подключен к первому входу первого элемента И и первому выходу блока управления, инверсный выход первого триггера подключен к первым входам второго и третьего элементов И, первый н вто" рой синхровходы блока управления подключены соответственно к счетному входу счетчика и второму входу треть-. его элемента И, третий синхровход блока управления подключен к вторым входам первого и второго элементов И, информационный выход счетчика и выход второго элемента И подключены соответственно к второму и третьему выходам блока управления, выходы первого и третьего элементов И подключены к входам элемента ИЛИ, выход которого подключен к четвертому выходу блока управления, прямой выход второго триггера подключен к пятому выходу блока управления,2, Устройство по п.1, о т л и - ч а ю щ е е с я тем, что блок интерполяции содержит три узла памяти, три счетчика, регистр, умножитель, сумматор, дешифратор, три триггера, девять элементов И и два элемента ИЛИ, причем первый вход синхронизации блока интерполяции подключен к первому входу первого элемента И, второй вход - к первым входам второго и третьего элементов И, третий вход - к первому входу четвертого элемента И, выход которого подключен к первым входам первого и второго элементов ИЛИ, выходы которых подключены соответственно к счетным входам первого и второго счетчиков, выход переполнения первого счетчика подключен к входу установки в "1" первого триггера и первому входу пятого элемента И, выход которогоподключен к входу установки в второго триггера, прямой выход кото- ,рого подключен к второму входу четвертого элемента И, а инверсный вы" ход - к вторым входам второго и третьего элементов И и первому входу шестого элемента И, выход которого подключен к первому входу сумматора, выход которого подключен к первому входу седьмого элемента И и информационному входу регистра, выход которого подключен к второму входу сумматора, выход переполнения второго счетчика подключен к входу установки 15 в "О" второго триггера, информационный выход первого счетчика подключен к входу дешифратора и адресномувходу первого узла памяти, выход которого подключен к первому входу 2 О умножителя, выход которого подключен к второму входу шестого элемента И, выход дешифратора подключен к первому входу восьмого элемента И, выход которого подключен к третьему 25 входу сумматора, прямой выход первого триггера подключен к третьему входу второго элемента И, выход которого подключен к второму входу пер- вого элемента ИЛИ, входу установки в 30 "О" первого триггера и второму входу второго элемента ИЛИ, выход первого элемента И подключен к входу записи- считывания регистра, выход третьего элемента И подключен к третьему входу первого элемента ИЛИ и счетному входу третьего счетчика, информационный выход которого подключен к первому адресному входу второго узла памяти, выход которого подключен к 4 О второму входу умножителя, выход переполнения третьего счетчика подключен к входу установки в "1" третьего триггера, инверсный выход которого подключен к третьему входу .третьего 45 элемента И, к второму входу первого элемента И и третьему входу шестого элемента И, инверсный выход первого триггера подключен к четвертому входу шестого элемента И, третьему входу первого элемента И и первому входу девятого элемента И, выход седьмого элемента И подключен к первому выходу блока интерполяции, прямой выход третьего триггера подключен к второму выходу блока интерполяции, ",четвертому входу второго элемента И, вторым входам пятого и седьмого элементов И, выход девятого элемента,И подключен к третьему выходу блока интерполяции и входу установки в О третьего триггера, первый информационный вход блока интерполяции подключен к третьему входу умножителя, информационные входы с второго по (Ч+1)-й блока интерполяции подключены соответственно к адресным входам с второго по (Ч+1)-й второго узла памяти, (Ч+2)-й и Я+3)-й информационные входы блока интерполя-, ции подключены соответственно к входу чтения и адресному входу треть . его узла памяти, выход которого подключен к второму входу восьмого элемента И, (Ч+4)-й информационный вход блока интерполяции подключен к входу установки в "О" регистра и к второму входу девятого элемента И,3. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок формирования векторов содержит узел памяти, два счетчика, регистр, умно- житель, сумматор, коммутатор, триггер, элемент НЕ, три элемента И, элемент ИЛИ и элемент ИСКЛЙЧА 0 ЩЕЕ ИЛИ, причем первый, второй и третий информационные входы блока подключены соответственно к первому входу умножителя, первому входу первого элемента И и второму входу умножителя, выход которого подключен к первому входу сумматора, выход которого подключен к информационному входу узла памяти, вход записи которого подключен к первому управляющему входу блока, четвертый информационный вход блока подключен к входу элемента НЕ и первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к третьему входу умножителя, пятый и шестой информационные входы блока подключены соответственно к второму входу элемента ИСКЛЮЧАЮЕЕ ИЛИ и к входу установки в триггера, инверсный выход которого подключен к первому входу второго элемента И и управляющему входу коммутатора, .прямой выход триггера подключен к первому входу третьего элемента И, выход которого подключен к входу установки в "О" первого счетчика и первому входу элемента ИЛИ, выход которого подключен к первому выходу блока и входу установки в "О" второго счетчика, выход которого подключен к первому информационному входу коммутатора, второй управляющийвход блока подключен к входу записи регистра и входу чтения узла памяти, выходы с первого по р-й которого подключены соответственно к выходам с второго по (р+1)"й блока и соответственно к информационным входам с первого пор-й регистра, выход которого подключен к второму входу сумматора, вход синхронизации блока подключен к второму входу первого элемента И, выход которого подключен к счетному входу первого счетчика и второму входу второго элемента И, выход которого подключен к счетному входу второго счетчика, информационный выход первого счетчика подключен к адресному входу узла памяти и второму информационному входу коммутатора, выход которого подключен к (р+2)-му выходу блока, выход переполнения первого счетчика подключен к входу установки в "О" триггера и второму входу элемента ИЛИ, выход элемента НЕ подключен к второму входу третьего элемента И.4. Устройство по п,1, о т л ич а ю щ е е с я тем, что блок интегрирования содержит группу изузлов памяти, узел памяти, четыре счетчика, три дешифратора, два триггера, группу из о элементов И, три элемента И и два элемента ИЛИ, при этом первый и второй входы синхронизации блока подключены соответственно к первым входам первого и второго элементов И, первый информационный вход блока подключен к счетному вхо - ду первого счетчика, информационный выход которого подключен к входу первого дешифратора, второй информационный вход блока подключен к адресным входам узлов памяти с первого по 1-й группы, выход переполнения второго счетчика подключен к первому выходу блока, с первого по 1-й выходы второго дешифратора подключены соответственно к первым входам элементов И с первого по ц-й группы, с первого по с 1-й выходы первого дешифратора подключены соответственно к входам с второго по (ц+1)-й элементов И группы, кроме того, первый выход первого дешифратора подключен к (Ч+3)-му выходу блока интегрирова" ния, информационный выход второго счетчика подключены к входу третьего дешифратора и (ц+2)-му выходу блока,1 О 15 20 25 30 35 40 45 50 55 выход третьего дешифратора подключен к (ц+2)-му входу первого элемента И ,группы, выходы с второго по ц-й третьего дешифратора подключены соответственно к (ц+2)-м входам элементов И с второго по ц-й и выхо-; дам с второго по (ц+1)-й блока интегрирования, выходы элементов И с первого по ц-й группы подключены соответственно к входам чтения узловпамяти с первого по ц-й, выход узлапамяти подключен к (с 1+4)-му выходублока, первые выходы узлов памятигруппы подключены к (ц+5)-му выходублока, вторые выходы узлов памятигруппы подключены к (1+6)-му выходублока, третьи выходы узлов памятигруппы подключены к (ц+7)-му выходублока интегрирования, прямой выходпервого триггера подключен к вторымвходам первого и второго элементовИ, выход переполнения первого счетчика подключен к первому входутретьего элемента И, выход первогоэлемента И подключен к первому входупервого элемента ИЛИ и входам установки в "О" первого и второго триггеров, выход второго элемента И подключен к второму входу первого элемента ИЛИ и первому входу второгоэлемента ИЛИ, выход которого подключен к счетному входу третьего счетчика, выход переполнения которогоподключен к входу установки в "1"второго триггера, инверсный выходкоторого подключен к третьему входувторого элемейта И и второму входутретьего элемента И, выход которогоподключен к второму входу второгоэлемента ИЛИ и третьему входу первого элемента ИЛИ, выход которого подключен к счетному входу четвертогосчетчика, информационный выход которого подключен к входу второго дешифратора, а выход переполнения - ксчетному входу второго счетчика ивходу установки в "1" первого триггера, инверсный выход которого под- .ключен к входу чтения узла памяти,прямой выход второго триггера, информационный выход и выход переполнения третьего счетчика подкаченысоответственно к третьему входу первого элемента И, адресному входуузла памяти и входу установки в второго триггера.1476486 Составитель В.СмирноТехред М.Ходанич орректор С.Черни Л.Пчолинск Производственно-издательский комбинат Патент , г. Ужгород, ул, Гагарина, 1у 10 Заказ 2158/50 Тираж 669ВНИИПИ Государственного комитета по и113035, Москва, 3-35,Подписноеретениям и открытиям при ГКНТ СССушская наб., д. 4/5Изобретение относится к цифронойвычислительной технике, в частностик устройствам для решения линейныхдифференциальных уравнений,5Цель изобретения - расширениефункциональних воэможностей за счетрешения дифференциальных уравненийвисокого порядка.На фиг. изображена схема устройства; на фиг.2 - схема блока интерполяции; на фиг.3 - схема блока формирования векторов; на фиг.4 - схемаблока .интегрирования,Устройство содержит генератор 1 15импульсов, сдвигающие регистры 2, -2 , умножители 3- 3, первый сумма-.тор 4, узел 5 памяти, регистр 6,. второй сумматор 7, элементы ИЛИ 8, - 8,блок 9 управления, блок 10 интерполяции, блок 11 формирования векторови блок 12 интегрирования.Блок 9 управления состоит из счет-.чика 13, первого 4 и второго 15 триггеров, первого 16, второго 17 и 25третьего 18 элементов И и элементаИЛИ 19.Блок 10 интерполяции образуют первый 20, второй 21 и третий 22 узлыпамяти, первый 23, второй 24 и третий 3025 счетчики, регистр 26, умножитель27, сумматор 28, дешифратор 29, первый 30, второй 31 и третий 32 триггеры, первый 33, второй 34, третий35, четвертый 36, пятый 37, шестой38, седьмой 39, восьмой 40 и девятый 41 элементы И, а также первый 42и второй 43 элементы ИЛИ.Блок 11 формирования вектороввключает н себя узел 44 памяти, перний 45 и второй 46 счетчики, регистр47, умножитель 48, сумматор 49, коммутатор 50, триггер 51, элемент НЕ 52первый 53, второй 54 и третий 55 элементы И,элемент ИЛИ 56 и элемент 45ИСКЛН)ЧАЮЩЕЕ ИЛИ 57.Блок 12 интегрирования содержитгруппу изузлов памяти 58 1 -58, узел 59 памяти, первый 60,второй 61, третий 62 и четвертый 63счетчики, первый 64, второй 65 и третий 66 дешифраторы, первый 67 и второй 68 триггеры, группу из элементовИ 69, ц - 69 11, первый 70, второй71 и третий 72 элементы И, а такжепервый 73 и второй 74 элементы ИЛИ.Для простого интегратора справедливы. выражения для ступенчатых изоб- раженийОбозначим в правой части выражения (1) вектор ступенчатых изображений известных значений черезМ , у, 3 , который для квадратичной1интерполяции имеет вид М 2 СУо 3 "(Я ГУз"3 +11 Ру ) Яуо +,(2 Яуо 1 +Ь+ Ц ЯГУо 1 Я =то ЯГ 13 + Ь 1 з, - Ч(.п 22 ф 1 для кубической интерполяции Изу о=(ЯУ о +(7 а) 55 5 0 012 13 12 13 5 012 12- (1,-2,1,00) . ь Для выражения (1) имеют Яуф 1 и с ЯГу)Допустим необходимо решить дифференциальное уравнение с постоянными коэффициентами15 20и начальными условиями у(0), у (0),, у - (о),Подставляя ступенчатые иэображениядля производных (4) в (5) получаютЯЬ 1= Т 0 ,ЯК) +%11=о 30 х М 1,У(Элементы первого столбца матрицы Т и обратной матрицы Т могут быть вычислены по формулам (см. Береговенко Г.Я., Пухов Г.Е. Ступенчатые изображения и их применение. - Киев: Наукова думка, 1983, с.06).Ступенчатое изображение (6) решения дифференциального уравнения пред 40 ставляет собой аппроксимацию искомого решения, которая тем точнее, чем меньше шаг Ь. Точность значений сту" пенчатых изображений можно увеличить не только уменьшением шага Ь, но и45 применением для представления функций интерполяционных полиномов более высоких степеней 1, с которыми связаны треугольные матрицы У 1,: например, для квадратичной интерполяции 1 с=2 для кубической интерполяции 1 3 Определение элементов матриц вида (Уа) и (7 е) при применении интерполяционных полиномов более высоких степеней не требует предварительных вычислений, т.к. непосредственно связаны с коэффициентами формулы Грегори. Следовательно, можно считать заранее известными и элементы матриц П,Д , представляющих собой%более высокие степени матриц (7 а) и (7 б).Рассмотрим пример решения дифференциального уравнения у" + 0,25 у = 0с начальными условиями у(0) = 01 у (О) = 0,5. В этом случае ц = 2; а о = 1; а 01 а й = 0,25.Решение проводят с применением интерполяционного полинома 2-йстепени, Шаг осреднения Ь выбираютравным О,1. Ступенчатые изображенияначальных условий Яу,)= -0,025;Яу,)= 0,5;. Яу О = 0,00625;4 ЯГу 7 = Оэ 0006251 ОЯуа)= -0,0125.Вычисленные по формулам элементыпервого столбца матрицы Тимеютзначения Я,= 0,999561; 1= -0,002255;1= -0,0050077 Я = -0,007647;. ч а = -0,0104545; С= -0,01327246;,С, = -0,0161144,С учетом формулы (2 а) и коэффициентного уравнения на основании выражения (6) получают Яу) =Т0 ЯГГ 3 +Т а,Яу 7 ++ - - т Я Су 3 ) Б Г 1 3 + - - Я Г у . 8 4 12 2 ф Ч 8 И+ Значения коэффициентов для вектора Ч равны б+ тп Б Р+ Шдш 81, + шт 8 ф) 1 1 О 15 20 25 4,5;5,5;6,5;)+ 0,000005208 (0,417 1,083; 1; 1;1) =(0,02500;0,07504; 0,12506 0,17508; 0,22510 0,27501 0,32501;),Значения компонент искомого вектора ИГУ 3 = (0,024989 0,074951 Ое 174 5 Ое 22310 Оэ 271434 Ое 319180т(При подготовке к решению задачи в счетчик 23 блока 10 интерполяции и в счетчик 60 блока 12 интегрирования заносится в дополнительном коде число импульсов, равное степени интерполяционного полинома 1, используемого г при решении данного уравнения, В счетчиках 61 и 63 блока 12 интегрирования заносится в дополнительном коде число импульсов, равное порядку решаемого дифференциального уравнения т 1. Кроме того, в ячейки узла 20 памятиблока 10 интерполяции заносятся известные численные коэффициенты из формул вида (2 а) и (2 б). В ячейки узла 21 памяти блока 1 О интерполяции заносятся по группам заранее подсчитанные численные значения величин+ 0,05002084(0,417; 1.5 2 5 3 5 Яу" ,3,В 81 у ",3 (данные о предыстории) и т.д.= О, где- номер группы. В ячейки узла 22 памяти блока 10 интерполяции заносятся ступенчатые изображения заданных начальных условий задачи.При этом численные коэффициенты и 35 данные о предыстории одтой группыразмещаются соответственно в блоках 20 и 21 памяти таким образом, чтобы при подаче прямой последовательности адресов из памяти одновременно извлекались численный коэффициент и соответствующие ему данные о предыстории согласно (2 а) и (2 б).Устройство в процессе решения задачи оперирует и-мерными векторами, но число ячеек памяти для хранения этих векторов в каждом из узлов 58,памяти не обязательно равно и.Например, элемент 58,т, памяти содержит одну ячейку памяти для хранения первого из векторов вида (3), так как все элементы этого вектора равны 1. Второй из векторов вида (3) этой группы хранится в узле 58,т памяти, состоящем всего из 55 2-х ячеек памяти, так как (кроме первого) остальные элементы вектора равны О. Второй узел 58 тт памяти содержит 3 ячейки памяти, третий -10 4 ячейки и т,д, Третий узел 58 з 1памяти, в котором хранится 3-й из1 векторов, состоит из 5 ячеек памяти и т.д.Аналогично определяется число,ячеек памяти любого из элементов58(н) памяти для хранения векторов,Численные значения, составляющиелюбой вектор, записываются в узлы58 1,1 ц памяти в каждой из ц групп впрямой последовательности адресовсверху вниз.Коэффициенты исходного дифференциального уравнения (5) заносятся вузел 59 памяти блока 12 интегрирования в прямой последовательности адресов а а . Все остальные элементы памяти, регистры, счетчики импульсов и триггеры устанавливаются 20в нулевое состояние.Предварительно вычисляются по известным формулам элементы первыхстолбцов матриц Т и ТРабота устройства начинается с 25момента подачи импульса на вход запуска блока 9 управления, которыйустанавливает триггеры 14 и 15 соответственно в нулевое и единичное сос"тояния 30Вычисление обоих слагаемых вправой части выражения (6) производится одновременно, Первое слагаемоевычисляется следующим образом,К моменту поступления импульсапуска значения элементов первогостолбца матрицы Т 00поступают1каждое на вход соответствующего емуумножителя 3,- 3 . С первым импульсом от генератора 1 импульсов первый элемент заданного вектора ЯГЕ 3поступает на входы сдвигающих регистров 2, - 2 , причем каждый разряд 1-го элемента этого вектора поступает на вход своего регистра 2;.На первом выходе каждого сдвигающе"го регистра 2- 2 р появляется информация о первом элементе вектораЯЕ , умножитель Звыдает на первый вход сумматора 4 результат произведения первого элемента столбцаматрицы ТПЦ 1 на первый элементвектора ЯГ 1. С выхода сумматора 4информация поступает на первый входсумматора 7, Выбор адреса блока 555памяти осуществляется счетчиком 13блока 9 управления. Смена адреса происходит по импульсу ГИЗ, поступающему от генератора 1 импульсов на вход счетчика 13 импульсов. По тактовому импульсу ГИ 4 от генератора 1 импульсов считывается в регистр 6 информация из ячейки блока 5 памяти.Эта информация поступает с выхода ре-,гистра 6 на вход сумматора 7. По импульсу ГИ 5 от генератора 1 импульсоврезультат сложения с выхода сумматора 7 записывается в выбранную ячейку блока 5 памяти, В данном случае впервую ячейку памяти заносится результат умножения первого элемента вектора ЯКна первый элемент столбцаматрицы ТПфй1(Второй тактовый импульс ГИ 1 сдвигает информацию о первом элементевектора ЯГво вторые разряды каждого из сдвигающих регистров 2, - 2,в первые разряды этих регистров поступает второй элемент вектора Я Г 1.Умножитель 3выдает на второй входсумматора 4 результат произведениявторого элемента вектора ЯК 1 на первый элемент столбца матрицы Т Б Я 1.На первый же вход сумматора 4 поступает результат произведения первогоэлемента вектора ЯГ 1 на второй элемент столбца матрицы Т Б О . По-.ступление аналогичной последовательности тактовых импульсов от генератора 1 импульсов приводит к тому, чтово вторую ячейку блока 5 памяти заносится результат суммы двух парныхпроизведений, представляющих собойпроизведения первых двух элементоввектора на второй и первый элементыстолбца матрицы Т 11"1 соответственно.Таким образом, после поступленияи-го импульса ГИ 1 на сдвиговый входрегистров 2, - 2 р и последующей заним серии сдвинутых тактовых импуль-сов от генератора 1 импульсов в блоке памяти содержатся элементы вектора промежуточного результата произведения вектора Я И 1 на матоицу Т Б 0 , т.е. первого из слагаемых в правой части выражения (6).Параллельно с первым слагаемым вычисляется и второе векторное слага". емое в правой части выражения (6) следующим образом.Тактовые импульсы ГИ 2 от генератора 1 импульсов через элемент И 35поступают на вход счетчика 24 и через элемент ИЛИ 42 на вход счетчика 23. В счетчик 23 импульсов предварительно занесена в дополнительномкоде степень используемого при решении интерлоляционного полинома, инверсные выходи этого счетчика соединены с адресным входом узла 20 памяти блока 10 интерполяции. В узле 20 памяти хранятся .значения коэффициентов. С выхода счетчика 24 подаются адреса на вход узла 21 памяти блока 10 интерполяции. Из узла 21 памяти при работе устройства данные о предыстории также лишь считываются, однако из этой группы ячеек памяти, на которую подается управляющий сигнал считывания, который поступает с выходов дешифратора 66. Таким образом, с каждым тактовым импульсом ГИ 2 на умножитель 27 блока 10 интерполяции поступает пара сомножителей, соответствующих друг другу: из узла 20 памяти - коэффициент, а из узла 21 памяти - соответствующие ему данные о предыстории в соответствии с Формулами (2 а) и (26). В качестве третьего сомножителя на умножитель 27 подается шаг осреднения Ь, Результат этого произведения через элемент И 39 поступает на вход сумматора 28. Это обеспечивается разрешениями на других входах элемента И 39, которые поступают с нулевых выходов триггеров 30 - 32. Так как выход сумматора 28 связан через регистр 26 с собственньм входом, а запись в регистр через элемент И 40 осуществляется тактовым импульсом ГИ 1 от генератора 1,то сумматор 28 складывает текущее значение произведения с предыдущим. Таким образом определяются числовые множители для данного решаемого дифференциального уравнения перед векторами (3), из которых образуются векторы (2 а) и (26).При поступлении числа импульсов ГИ 2 от генератора 1 импульсов на входы счетчиков 23 и 24, равного степени используемого в данном решении интерполяционного полинома, и, сле- довательно, образовании всумматоре 28 суммь из трех сомножителей, триггер 30 импульсом переполнения счетчика 23 устанавливается в единичное состояние. На вход сумматора 28 информация поступать не может из-за снятия разрешающего сигнала на элементе И 39 от триггера 30. Первый числовой множитель для данного уравнения выдается с выхода сумматора 28. В формулах (2 а) и (26) первыйчисловой множитель содерЖит кромесуммы сомножителей еще и соответствующее начальное условие. Информация 5о начальном условии поступает из узла 22 памяти на вход сумматора 28 через элемент И 37 при дешифрации лишьпоследнего адреса со счетчика 23 дешифратором 29.Как видно из формул (2 а) и (26)для векторов М у числовые множители ш ." перед векторами вида (3)представляют собой суммы трех со множителей, при этом число складываемых сомножителей из коэффициентов иданных о предыстории каждый раз сокращается. Это организовано синхронной подачей нужных адресов на входыячеек узлов 20 и 21 памяти блока 10интерполяции следующим образом.После установления триггера 30 вединичное состояние импульсы ГИ 2 продолжают поступать в счетчики 23 и 24 25 до переполнения счетчика 24. Импульспереполнения счетчика 24 устанавливает в единичное состояние триггер 31.К этому моменту информация в счетчике 23 восстанавливается, так каксчетчики 23 и 24 работают параллельно, Единичное состояние триггера 31запрещает поступление импульсов ГИ 2на входи счетчиков 23 и 24 черезэлемент И 35, но через элемент И 33и элемент ИЛИ 42 проходит ровно один ЗБимпульс ГИ 2 на вход счетчика 23,поскольку он устанавливает в нулевоесостояние триггер 30. Этот импульсчерез элемент ИЛИ 43 записывается всчетчик 25, Таким образом происходитсдвиг начального адреса выбора коэфФициентов из элемента 20 памяти ровнона один адрес по сравнению с исходным, записанным предварительно в 45 счетчик 23, в результате организуется соответствие синхронной выборкипар сомножителей из узлов 20 и 21памяти.Во время этих вспомогательных 5 О действий на вход сумматора 28 информация не поступает, так как на входеэлемента И 39 отсутствует разрешающийсигнал сначала с нулевого выхода триггера 30, а затем с нулевого выходатриггера( 9)Числовой множитель ш; появится вмомент окончания регенерации содержимого счетчика 23, т.е, когда триггер 31 устанавливается в единичное1476486 12 состояние импульсом переполнениясчетчика 24. Числовой множитель ш ф 1поступает на вход умножителя 48. Надругой вход умножителя 48 подаетсязначение первого коэффициента а дифФеренциального уравнения, выбранноеиз узла 59 памяти блока 12 интегрирования по адресу, предварительноустановленному с помощью счетчика 62этого блока.По управляющему сигналу с нулевого выхода триггера 51, выходы счетчика 46 через коммутатор 50 соединяются с адресными входами узлов 58,к 1 - 1558 к 1 памяти. В процессе работыустройства к узлам 58 к - 58 с(кпамяти обращаются лишь в режиме считывания. Необходимый управляющийсигнал считывания вырабатывается 20элементами И 69 1 к 1 - 69;к 1 по совпадению информации о номере узла 58памяти из счетчика 60 через дешифратор 64, о номере группы узлов 58 памяти из счетчика 61 через дешифратор 2565, о числе обращений к элементам 58 11- 58 1 к 1 памяти изсчетчика 63 через дешифратор 66,Первоначально сигнал считыванияс элементов И 69,1 к - 69 к 1 подается на первый узел 58, . С выходасчетчика 46 блока 11 Формированиявекторов через коммутатор 50 считая"ная информация из первой ячейки узла58111 памяти поступает на вход ум, 35ножителя 48 и на единичный вход триг.гера 51 блока 11 формирования векторов. Последнее происходит из-за того, что узел 58памяти содержитвсего Одну ячейку памяти так как 40из (3) все компоненты вектора Я 13состоят из 1 и можно хранить лишьодно его значение. Об этом свидетельствует сигнал метки в соответствующем разряде, который устанавливает триггер 51 в единичное состояние. Единичное состояние триггера51 запрещает дальнейшее поступлениетактовых импульсов ГИЗ через элементИ 53 на вход счетчика 45 и снимает50 50управляющий сигнал с коммутатора 50.Поскольку на других входах умножителя 48 информация уже присутствует, результат произведения поступает на вход сумматора 49,блока 11 фор 55мирования векторов. По адресу с выхода счетчика 46 из выбранной первойячейки узла 44 памяти по сигналу считывания информация иэ данной ячейки,(первоначально нулевая) записывается в регистр 47 и с него подается на вход сумматора 49. Информация с выхода сумматора 49 записывается в выбранную ячейку узла 44 памяти сигналом .записи с выхода элемента И 16. Каждый последующий импульс ГИЗ, поступающий на вход счетчика 46, изменя- ет адрес ячейки узла 44 памяти, в которые по аналогии с предыдущим записывается результат произведения с умножителя 48 через сумматор 49 с помощью регистра 47. Таким образом, формируется и-мерный вектор в ячейках узла 44 памяти. Об окончании формирования вектора свидетельствует им:пульс переполнения счетчика 46, который устанавливает триггер 51 в нулевое состояние и через элемент ИЛИ 56 сбрасывает счетчик 45 в исходное состояние.При считывании по адресу из ячеек какого-либо узла 58 1(е 1- 58 1 к 1 памяти нулевой информации она поступает на вход элемента НЕ 52, с выхода ко-. торого сигнал через элементы И 55 и ИЛИ 56 сбрасывает счетчики 45 и 46 в исходное состояние, Таким образом, не затрачивается время на формальное формирование неинформативных компонент и-мерного вектора в узле 44 памяти.В случае считывания по какому- либо адресу из ячеек узлов 58 58 1 т,1 памяти отрицательной компо%ненты вектора, сигнал со знакового разряда с выхода блока 12 интегрирования поступает на управляющий вход элемента ИСКЛИЧАИЩЕЕ ИЛИ 57 для образования дополнительного кода числа. Таким образом, на вход умножителя 48 отрицательная компонента вектора поступает в дополнительном коде. Сигналом об окончании формирования п-мерно. го вектора в узле 44 памяти служит импульс переполнения счетчика 46. Этот сигнал осуществляет сброс реги - стра 26 в исходное состояние и через элемент И 38 устанавливает в нулевое состояние триггер 31. Кроме того, этот сигнал через элемент И 38 поступает на вход счетчика 60 этого блока. Этим осуществляется переход режима считывания к следующему узлу 58,1 к 1 памяти. Вектор не Формируется, так как отсутствует разрешающий сигнал с единичного выхода триггера 31. Устройство переходит к определению второго чиолоеого множителя перец нежторами (3), из которых образуются векторы (2 а) и (2 б).Поскольку сигналом окончания фор" мирования вектора триггер 31 блока О интерполяции установлен в нулевое состояние, с его нулевого выхода имеется разрешение на входе элемента И 35. Это позволяет импульсам ГИ 2 от генератора 1 поступать на входы счетчиков 23 и 24, что приводит к смене г адреса,и, следовательно, выбору следующих коэффициентов и данных о предыстории соответственно из узлов 20 и 21 памяти. Далее устройство работает так же,как и при определении первого числового множителя. При этом на начальный адрес на входе узла 20 памяти сдвинут ровно на 1 по сравнению с предыдущим, как того требуют выражения (2 а) и (2 б) .Далее устройство работает так же как и при, формировании первого вектора.Количество числовых множителейдля данного уравнения всегда равно степени используемого интерполяцион, ного полинома и, кроме тога, послед" ний из них представляет собой лишь один сомножитель из трех чисел на умножителе 27 блока 10 интерполяции, как следует из (2 а) и (2 б). После каждого определения числового множителя происходит сдвиг начальногоадреса на 1. Таким образом, после определения последнего числового множителя содержимое счетчика 23 равно нулю, В этом единственном случае происходит совпадение импульсов переполнения счетчиков 23 и 24, которое че"рез элемент И 36 .устанавливает вединичное состояние триггер 32 блока10 интерполяции, снимая разрешениес входа элемента И 39. Это дает воз"можность сохранить накопленную информацию в регистре 26. Кроме того, разрешается прохождение через элементИ 34 регенерационной серии импульсовот генератора 1 в счетчики 23 и 25через элементы ИЛИ 42 и 43 соответственно. К этому моменту в счетчике25 занесено число импульсов, равноечислу числовых множителей, и припрохождении регенерационной серииимпульсов до переполнения счетчика25, которое устанавливает в нулевоесостояние триггер 32, в счетчике 23восстанавливается исходная информация. Устройство оказывается подготовленным к определению числовыхмножителей для следующей группы формируемых векторов.5Сигнал об окончании формированиявектора с выхода блока 11 формирования векторов поступает на входсчетчика 60, в котором содержитсяпорядковый номер числового множителя. После определения последнегочислового множителя импульс переполнения счетчика 60 через элемент И 72и элементы ИЛИ 74 и 75 поступает навходы счетчиков 61 и 62 соответст венка, таким образом с выхода счетчика 61 через дешифратор 65 формируется управляющий сигнал считыванияна группу узлов 58 - 58, памяти. Поскольку счетчик 60 является 20 счетчиком с изменяемым коэффициентомсчета, после переполнения в нем автоматически восстанавливается исходнаяинформация (степень интерполяционного полинома).25 Для образования второго слагаемого в правой части выражения (6) каждый из числовых множителей шдолжен перемножаться с соответствующими коэффициентами а, и векторами 30 из соответствующих узлов 58,58 ц памяти. При этом для каждогопоследующего вектора М у ,1 вида(2 а) и (2 б) для последовательности 3 = 1,п выборка векторов из груп"пы узлов 58 1 - 58 к) памяти сокращается на одну группу. Организованоэто в устройстве следующим образом.Сигнал переполнения счетчика 60через соответствующие элементы посту пает на входы счетчиков 61 и 62, им-пульс переполнения счетчика 61 устанавливает триггер 68 в единичноесостояние, разрешая поступление через элемент И 7 и элементы ИЛИ 74 1 и и 75 на входы счетчиков 61 и 62 соответственно регенерационной серии импульсов,до переполнения счетчика 62и установки в единичное состояниетриггера 67. При этом в счетчике 61восстанавливается исходная информация. Поскольку на входе элементаИ 70 с единичных выходов триггеров68 и 67 имеются разрешения, то с выхода блока 12 интегрирования проходит лишь один импульс ГИ 2, которыйустанавливает триггеры 67 и 68 в нулевое состояние и поступает на входсчетчика 61, В результате формирующийся на элементах И 69 1.у - 69 ч,1управляющий сигнал считывания с выхода счетчика 61 через дешифратор 65для исходной группы узлов 58,(58 ч,ц памяти изменяется ровно на5единицу по сравнению с предыдущим.Синхронность выборки коэффициентова; исходного уравнения и обращения к узлам 58;( -58 ( соответствующей группыобеспечивается тем, что с выходов счетчика 61 через дешифратор 65 формируютсяуправляющие сигналы считывания, выходысчетчика 62 соединены с адресными входами узла 59 памяти, где предварительнозаписаны значения коэффициентов. 15Выходы счетчика 63, на вход которогопоступают импульсы переполнения со счетчика 61, через дешифратор 66 вырабатывают сигналы считывания на элементах И 69, - 69 (о 20для узлов 58 1 - 58памяти соответствующей группы. Кроме того,выход счетчика 63 связан с адреснымвходом узла 22 памяти, где хранятсяступенчатые изображения начальных 25условий. Импульс переполнения счетчика 63 с выхода блока 12 интегрирования устанавливает триггер 14 в единичное состояние. Этот сигнал свидетельствует о том, что определены 30все векторы М 1 у 3вида (2 а) и (2 б),число которых равно порядку решаемого дифференциального уравнения.Сигнал с единичного выхода триггера 4 свидетельствует о том, что определен результирующий вектор длявторого слагаемого в правой частивыражения (6) .По этому сигналу элементы первогостолбца матрицы Т подаются навходы соответствующих умножителей 3, - 3. Тактовые импульсы ГИЗ поступают на входы счетчиков 13 и 46, в результате чего Формируются адреса блока 5 памяти и узла 44 памяти, По 45 ГИ 4 происходит считывание значения компонент промежуточного вектора первого слагаемого выражения (6) из выбранной ячейки памяти и запись его в регистр 6, Так как триггер 14 блока 9 управления находится в единичном состоянии, по ГИ 5 происходит считывание значений компонент промежуточного вектора второго слагаемого выражения (6). Как и при вычислении произведения столбца матрицы ТБ 1;1на вектор ЯГ , вычисляется произведение столбца матрицы Т " на значения компонент промежуточного вектора второго слагаемого в выражении (6) и суммирование их на сумматоре 7 со значениями компонент промежуточного вектора первого слагаемого выражения (6), поскольку запись в ячейку блока 5 памяти происходит по ГИ 5. Через и импульсов ГИ 5 в ячейках блока 5 памяти хранится результат решения дифференциального уравнения. Момент получения результата решения может быть зафиксирован одновременным переполнением счетчиков 13 и 46 соответственно блока 9 управления и блока 1 Формирования векторов,Формула изобретения. Устройство для решения лиьейных дифференциальных уравнений, содержащее с первого по р-й сдвигяющие регистры (где р - разрядность переменных),с первого по и-й умножители (где и - число шагов осреднення), первый сумматор и генератор тактовых импульсов, причем первый выход генератора тактовых импульсов подключенк входам сдвига сдвигающих регистров с первого по р, выходы с первого по и-й -го (д=1р) сдвигяющего регистра подключены к д-м входам соответственно умножителей с первого по и-й,(р+1)-е входы умножителей с первого по и-й подключены соответственно к входам с первого по и-й столбца определяющей матрицы устройства, выходы умножителей с первого по и-й подключены соответственно к входам с первого по и-й первого сумматора, о т л и ч я ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет решения линейных дифференциальных уравнений высокого порядка, в него введены с первого по р-й элементы ИЛИ, второй сумматор, регистр, блок памяти, блок управления, блок интерполяции, блок формирования векторов и блок интегрирования, при этом с первого по р-й входы значений ступенчатого изображения устройства подключены соответственно к первым входам элементов ИЛИ с первого по р-й, выходы которых подключены соответственно к информационным входам сдвигающих регистров с первого по р-й, вход шага осреднения устройства подключен к первому информационному входу блока интерполяции, вход запуска устройст