Адаптивная система обработки данных

(51) 4 Г 06 ИЗОБ ЕЛЬСТ юл. Р 2 государст нный СССР 980. СССР1986.СССР1987ССЯР1982. ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕ К АВТОРСКОМУ С(54) АДАПТИВНАЯ СИСТЕМА ОБРАБОТКИДАННЫХ(57) Изобретение относится к вычислительной технике и может быть использовано в измерительно-вычислительных комплексах и автоматизированных системах управления на основмультипроцессорных вычислительныхсистем. Целью изобретения являетсяувеличение пропускной способностисистемы в режиме обработки взаимозависимых заявок за счет уменьшения времени простоя процессоров впоследовательном режиме работы системы. Поставленная цель достигаетсятем, что в систему введены Н двунаправленных переключателей, где Иопределяется числом процессоров всистеме, а в каждый процессор введены злемент И, демультиплексор, блокбуФерной памяти. 18 ил.1451712 Запись д УИ игам на игно аг г. 1киа1451712начая И 3 ача сигнаяа опроса и дя, Ф Вы 0 ача сыгнааа юерВего завр. са м сдям 22СчитнВание Р. Ч.О заядни с ыины ЮВ узел 8Счиеыдание Р.Ч.0 пояркицз еяад В ооол Ф 0 Срабеека часпннаЯ ия ю ай ча сигнал Офащеиийи Юань ЮюЗЮ 1 РФс ВР яб 1 йяящке щ ечесбф)е Яам ача апнала рареаенияВ таед юиий процессор ОиАча Рч.0, Уаяеяи о яосееВ ю ий гт о ессор няяие игеномпеоеоео лазарю Выдача сигнала апросе ц и Составитель Б. РезванТехред А.Кравчук Корректор С.Шекмар Редактор И. Рыбченко Заказ 7082/48 Тираж 667 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4 ссть синап рарециния я Вк, ФУ Аабюаючение ика Ф во отре.юд запускающему ФкИд га.Снютсо сигнала ое оса Есть сигнаеуаюоянен" иь дЫаВ40 Изобретение относится к вычислйтельной технике и может быть использовано в измерительно-вычислительныхкомплексах и автоматизированных системах управления на основе мультипроцессорных вычислительных систем.Цель изобретения - увеличениепропускной способности системы врежиме обработки взаимозависимых заявок за счет уменьшения временипростоя процессоров в последовательном режиме работы системы.На Фиг. 1 представлена структурнаясхема системы; на фиг. 2 - схема блока выполнения операций; на Фиг. 3 -система команд; нафиг. 4 - схемаблока коммутации; на фиг, 5схема блока двунаправленных пере.ключателей; на Фиг, 6 - схемы блоха 20буферной памяти и логического блока;на Фиг. 7 - схема арифметико-логи,ческого блока; на Фиг. 8 - временнаядиаграмма; .на Фиг. 9 в , системамикрокоманд; на Фиг, 10 - схемаблока обмена; на Фиг. 11 - его временная диаграмма; на Фиг. 12 - система микрокоманд; на фиг. 13 - схемыэлементов коммутации, входящих всостав арифметико-логического блока 30и блока обмена; на Фиг. 14 - схемаэлемента коммутации; на Фиг, 15схема блока памяти; на Фиг. 16схема блока подключения магистрали;на фиг. 17, 18 - блок-схемы алгоритмов работы процессоров в системе,Адаптивная система обработки дан-ных содержит блок 1 памяти заявок,процессоры 2, каждый из которых содержит блок 3 коммутации, блок 4выполнения операций, элемент ИЛИ 5,элемент И 6, демультиплексор 7,блок.8 буферной памяти, магистраль9 передачи сигналов, разделенную насекции через блоки 10 двунаправленньпс 45переключателей и содержащую шину 11адреса, шину 12 данных, магистраль 13выдачи, магистраль 14 приема, магистраль 15 запроса, магистраль 16занятости, магистраль 17 запроса за" 50хвата и магистраль 18 выхода ответа;магистраль 19 задания режима, выход20 разрешения, вход 21 запроса, первую связь 22 запроса, вторую связь23 запроса, связь 24 записи, первуюсвязь 25 запуска, вторую связь 26запуска, связь 27 обращения, связь28 опроса, связь 29 сигнала "Пуст",связь 30 сигнала Заполнен. Блок 4 выполнения операций содержит блок 31 памяти, счетчик 32 команд, дешифратор 33, первую связь 34 управления, вторую связь 35 управления, третью связь 36 управления, четвертую связь 37 управления, пятую связь 38 управления, элемент ИЛИ 39, арифметико-логический блок 40, блок 41 обмена, блок 42 подключения магистрали, шину 43 команд, связи 44, 45 исполнения, адресную связь 46, информационную связь 47 выдачи, связь 48 приема, связь 49 захвата, связь 50 разрешения захвата.Блок 3 коммутации содержит элементы И 51-55, элемент ИЛИ 56.Блок 10 двунаправленных переключателей содержит двунаправленные переключатели 57-63.Логический блок 7 содержит два элемента И 64 и 65, а блок 8 буферной памяти - счетчик 66 адреса записи, дешифратор 67 адреса записи, счетчик 68 заполнения, счетчик 69 адреса считывания, дешифратор 70 адреса считывания, входной регистр 71, блок 72 памяти, выходной регистр 73Арифметико-логический блок 40 содержит блок 74 приема-передачи, регистр 75, блок 76 регистров общего назначения, сумматор 77, сдвига- тель 78, регистр 79 состояния, элемент 80 коммутации, дешифратор 81 микрокоманд, регистр 82 микрокоманд, формирователь 83 синхроимпульсов.Блок 41 обмена содержит блок 84 приема, блоки 85, 86 приема-переда-. чи, элементы 87, 88 коммутации, регистр 89, коммутатор 90, дешифратор 91 микрокоманд, Формирователь 92 синхроимпульсов, элемент И 93, регистр 94 микрокоманд, элемент ИЛИ 95.Элемент 80 коммутации содержит элементы И 96, 97, элемент ИЛИ 98; элемент 87 коммутации - элементы И 99, 100, элемент ИЛИ 101; элемент 88 коммутации - элементы И 102, 103, ключевые элементы 104, 105, элемент ИЛИ 106.Блок 31 памяти содержит регистры 107, 108 адреса, узел 109 памяти,Блок 42 подключения магистралисодержит элементы И 110-113, триггер114, ключевые элементы 115, 1 16.Система работает в одном из двухрежимов обработки заявок; параллель1451 ном или последовательном. Вид режимаобработки зависит от значения сигналана магистрали 19 задания режима. Взависимости от заданного режима ра 5бота системы протекает следующимобразом.Режим параллельной обработки заявок.Исходное состояние: все процессоры 2 свободны, блок 8 буферной памятипуст, значение сигнала на магистрали19 задания режима равно "1",В этом случае каждый процессор 2выдает сигнал запроса, который формируется блоком 4 выполнения операций всякий раэ после окончания алгоритма обработки выборки, С выхода опроса блока 4 выполнения операцийэтот сигнал проходит по связи 28 на 2 Опервый вход элемента И 64 демультиплексора 7, далее - на его выход(так как сигнал "Пуст" на связи 29равен "1") и поступает по второйсвязи 23 запроса на. второй вход 25элемента ИЛИ 5. На первый входэлемента ИЛИ 5 в режиме параллельнойобработки поступает сигнал от блока 3коммутации, формирующийся из запросовпоследующих процессоров. Сигнал на ЭОпервой связи 22 запроса (выход элемента И 6) в этом режиме всегда равен"0", так как на первый инверсныйвход элемента И 6 подано значениесигнала "1".Э 5Объединяясь через элементы ИЛИ 5,все запросы поступают на вход 21запроса блока 1 памяти заявок, Посигналу запроса блок 1 при наличиив нем заявки выдает с адресного и 40информационного выходов в магистраль9 передачи сигналов код номера канала и код выборки соответственно,которые устанавливаются на шине 11адреса и шине 12 данных. С выхода 20 45разрешения блока 1 памяти заявоквыдается сигнал разрешения.Все двунаправленные переключатели57-63 блоков 10 двунаправленных переключателей замкнуты под действием 5 Оединичного сигнала на магистрали 19.Поэтому отдельные секции магистралиобразуют единую системную магистраль9 передачи сигналов.В параллельном режиме сигнал разрешения проходит последовательно через блоки 3 коммутации процессоров 2и включает последний процессор вработу. Включение процессора осущест 7124вляется сигналом по первой связи 25 запуска на первый запускающий вход блока 4 выполнения операций. При этом в блок 4 считываются коды номера канала и выборки с шин 11 и 12 соответственно. Одновременно блокируется сигнал опроса, поступающий по связи 28 с блока 4 (аннулируется запрос данного процессора), что служит разрешением включения в работу предыдущего процессора, Сигналы на связях 26 и 24 всегда равны "0", поэтому состояние блока 8 буферной памяти не меняется и этот блок в режиме параллельной обработки не используется, Тем самым создается топологический приоритет процессоров по мере удаления их от блока 1 памяти заявок.По номеру канала, считанному в блок 4 выполнения операций, определяется программа обработки заявки. Так как длительность обработки в общем случае является величиной случайной, то. произвольной является и последовательность включений процессоров 2 в работу по мере их освобождения, Тем самым обеспечивается непрерывность работы всех процессоров и отсутствие простоев в их работе.Алгоритм работы системы в режиме параллельной обработки заявок показан на фиг. 17.Режим последовательной обработки заявок.Исходное состояние: все процессоры 2 свободны, блок 8 буферной памяти пуст (значение сигнала на выходе 29 равно "1", а на выходе 30 - "О"), значение сигнала на магистрали 19 задания режима равно "О.В этом режиме двунаправленные переключатели 57-63 блоков 10 двунаправленных переключателей разомкнуты. Поэтому магистраль 9 передачи сигналов оказывается разделенной на электрически не связанные секции. При этом в системе организуются независимые связи передачи - приема между парами соседних процессоров по шинам 12 данных магистральных секций.В начальный момент в каждом процессоре 2 формируются, одновременно два сигнала запроса. Во-первых, свободный блок 4 выполнения операций выдает сигнал с выхода опроса, поступающий по связи 28 через демультиплексор 7 на второй вход элементаИЛИ 5 по связи 23 в качестве сигнала первого запроса. Во-вторых, на выходе элемента И 6 формируется сигнал второго запроса (так как значение сигнала Заполненц на связи 30 равно "0"), поступающий по связи 22 на третий вход элемента ИЛИ 5 и на информационный вход блока 3 коммутации. Сигнал второго запроса при работе в 10 последовательном режиме постоянно поступает через элемент ИЛИ 5 на вход запроса блока 3 коммутации предыдущего процессора 2 до тех пор, пока не заполнится блок 8 буферной 15 памяти.При поступлении сигнала запроса на вход 21 запроса блок 1 памяти заявок выдает с выхода 20 сигнал разрешения в первый процессор и выдает код заявки 20 на шину 12 данных первой магистральной секции. В этом режиме все заявки из блока 1 последовательно поступают только на первый процессор 2, так как нулевое значение сигнала на ма гистрали 19 задания режима запрещает сквозное прохождение через них сигнала разрешения, В этом случае алгоритм обработки заявок однозначно определяется порядковым номером за явок, поэтому шина адреса не задей ствуется. Появление сигнала разрешения навходе разрешения блока 3 коммутации первого процессора 2 инициирует выдачу с выхода записи блока 3 по связи 24 сигнала записи, который записывает в блок 8 буферной памяти код выборки с шины 12 данных первой магистральной секции. Поскольку блок 8 теперь не пуст, то сигнал запроса, поступающий с выхода опроса блока 4 по связи 28 в логический блок 7, Формирует на связи 26 сигнал, который запускает блок 4, а также передает в него из блока 8 выборку, которую блок 4 начинает обрабатывать по соответствующему алгоритму частичной обработки. При этом сигнал с выхода опроса блока 4 снимается.В то время как блок 4 выполняет первую часть алгоритма обработки заявки, сигнал первого запроса про. цессора сохраняется, поэтому блок 1 памяти заявок продолжает выдавать заявки, которые записываются в узел 8 буферной памяти данного процессора 2, Эта передача заявок заканчивается 355055 при полном заполнении блока 8 буферной памяти.Блок 4 выполнения операций первогопроцессора 2, выполнив первую частьалгоритма обработки заявки, выдаетс выхода обращения по связи 27 сигналобращения в блок 3 коммутации. Еслипри этом на входе запроса блока 3имеется сигнал запроса от второгопроцессора 2, то блок 3 выдает с выхода разрешения сигнал, поступающийна вход разрешения блока 3 второгопроцессора 2.Во втором процессоре 2 блок 3 коммутации сигналом с выхода записипо связи 24 передает в блок 8 буферной памяти этого процессора результатчастичной обработки заявки (проведенной первым процессором) по шине 12данных второй магистральной секции,куда он поступил из первого процессора. По сигналу с выхода опроса бло"ка 4 выполнения операций, поступающему по связи 28, демультиплексор 7выдает по связи 26 сигнал управления,который поступает на второй запускающий вход блока 4 выполнения операций, а также передает данные из блока 8 в блок 4 для последующей обработки, т.е. для выполнения второйчасти алгоритма, Аналогичным образом происходит включение в работуостальных процессоров 2.Поскольку в этом режиме формирование сигнала запроса и прием информации в блок 8 буферной памяти процессоров 2 не связаны с окончаниемвыполнения части алгоритма, то существенно сокращаются простои процессоров 2 из-за неравномерностидлин частей алгоритмов, Подобравсоответствующим образом объем памятиблока 8, можно практически полностьюисключить простои в системе, Болеетого, прием информации в блок 8 процессоров 2 и выдача информации изпроцессоров в этом режиме выполняются независимо ввиду разделениямагистрали 9 передачи сигналов нанесвязанные, секции, что дополнительносокращает простои процессоров в системе,Алгоритм работы процессоров 2системы в режиме последовательнойобработки заявок показан на фиг. 18.Логика формирования сигналов,управляющих работой процессоров 2в системе в нужном режиме, реализу 1451712ется в блоке Э коммутации, элементеИ 6, демультиплексоре 7. формула изобретения Адаптивная система обработки данных, содержащая блок памяти заявок и М процессоров, каждый из которых содержит блок выполнения операций, блок коммутации и элемент ИЛИ, причем вход запроса блока памяти заявок подключен к выходу элемента ИЛИ первого процессора, вход разрешения блока памяти заявок подключен к входу разреиения блока коммутации первого процессора, первый вход элемента ИЛИ каждого процессора подключен к выходу запроса блока коммутации того же процессора, выход разрешения блока коммутации х-го ( = Г 11) процессора подключен к входу разрешения блока коммутации (1+1)-го процессора, первый запускающий вход блока выполнения операций каждого процессора подключен к запускающему входу блока коммутации того же процессора, выход обращения блока выполнения операций подключен в каждом процессоре к входу обращения блока коммутации, вход запроса блока коммутации -го процессора подключен к выходу элемента ИЛИ (+1)-го процессора, входы задания режима блока коммутации каждого процессора соединены между собой и являются одноименным входом системы, о т л и ч а ю щ а я с я тем, что, с целью увеличения пропускной способности системы при обработке вза-. имозависимых заявок за счет уменьшения времени простоя процессоров в последовательном режиме работы системы, в нее введены М двунаправленных переключателей, вход задания режима системы подключен к входу задания режима каждого из двунаправленных переключателей, вход адреса блока памяти заявок подключен к выходу адреса перого двунаправленного переключателя, вход-выход данных блока памяти заявок подключен к входам-выходам данных первого двунаправленного переключателя и первого про 10 15 20 25 30 35 40 45 50 цессора, выход запроса первого двунаправленного переключатепя подключен к входу пСтвет первого двунаправленного переключателя, входы-выходы адреса данных выдачи, приема, запроса, занятости 1-го двунаправленного переключателя подключены к соответствующим входам-выходам -го процессора и (.+1)-го двунаправленного переключателя, выход Запрос захвата" х-го двунаправленного переключателя подключен кивходу Запрос захвата -го процессора, выход Ответ" -го процессора подключен к входу "Отве" (+1) - го двунаправленного переключателя, причем в каждый процессор введены элемент И, демультиплексор, блок буферной памяти, информационный вход демультиплексора подключен к выходу опроса блока вьпголнения операций, а управляющий вход демультиплексора подключен к выходу нПуск" блока буферной памяти, первый выход демультиплексора подключен к второму запускающему входу блока выполнения операций и к входу считывания блока буферной памяти, второй выход демультиплексора подключен к второму входу элемента ИЛИ, первый вход эцемента И подключен к выходу заполнения блока буферной памяти, второй вход элемента И подключен к входу задания режима системы, а его выход подключен к третьему входу элемента ИЛИ и к первому входу запроса блока коммутации, выход признака записи которого подключен к входу признака записи блока буферной памяти, информационный выход которого подключен к информационному входу блока выполнения операций, вход-выход данных .блока буферной памяти является входом-выходом данных процессора, входы-выходы адреса, данньк., выдачи, приема, запроса и занятости блока выполнения операций являются соответствующими входами-выходами процессора, вход Запрос захвата" и выход нОтвет" блока выполнения операций являются соответствующими входом и выходомпроцессора.