Устройство для контроля цифровых печатных узлов

(5 ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙОПИСАНИЕ ИЗОБРЕТЕНИ АВТОРСКОМУ ЕТЕЛЬСТВУ Иск Мир(56) АТЕ, Теяг Тесйпд 9 цев Еог Мсгоргосеявог, Р. 6. Воаго 1 в, "Е 1 есггоп 1 с расЕаЕ 1 пЕ апй Ргойцс 1- оп", ВерСетЪег, 1977, р. 23-30,2.Махалин Б,Н. Реализация аппаратной части систем тестового диагноза. "Электронная техника", сер. 7, вып. 5 (96), 1979, с, 46-51.Коффрон Дж, Технические средства микропроцессорных систем, М,: Мир, 1983, с. 40-42.Хоровиц П Хигел У усство схемотехники, т. 1, М. , 1983, с. 520-523.(54)(57) 1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ ПЕЧАТНЫХ УЗЛОВ, содержащее программный вычислительный блок, регистр вывода, регистр ввода, блок управления контрольными точками, блок сравнения, первый приемопередающий буфер, релейную матрицу, адаптер, первая группа выходов программного вычислительного блока соединена с соответствующими входами регистра вывода, выходы которого соединены соответственно с входами блока управления контрольными точками, первая группа выходов которого соединена с группой входов первого яо г 92 зз. д приемопередающего буфера соответственно и с первой группой входов блока сравнения, вторая группа выходов блока управления контрольными точками соединена с первой группой входов релейной матрицы, третья и четвертая группы выходов блока управления контрольными точками соединены соответственно с второй и третьей группами входов блока сравнения, выход блока управления кон:) трольными точками соединен с входом синхронизации регистра ввода, объединенные входы-выходы первого приемопередающего буфера соединены соответственно с второй группой входов релейной матрицы, выходы которой соединены с первой группой входов адаптера, первый выход которого соединен с клеммой для подключения объекта контроля, группавыходов первого приемопередающегобуфера соединена с четвертой группой входов блока сравнения, группавыходов которого соединена с группой входов регистра ввода, выходыкоторого соединены с первой группойвходов программного вычислительногоблока, о т л и ч а ю щ е е с .я темчто, с целью повышения быстродействия устройства, в него введенывторой, третий, четвертый и пятыйприемопередающие буферы, блок формирования адреса, блок управления,блок преобразования управляющихсигналов, первая группа выходов которого .соединена с группой входовпятого приемопередающего буфера,группа выходов которого соединена свторой группой входов адаптера пер 1179233ь оо Щоогие та 5 ай аасяеапйтгаы 8 юю ая з результогпа са дарения и идениФикацоя нецслра 3 ого элемежа(3 ацо ио усгпройст о доела Зиогносгпичесиег ообщения и резулыпота л оюоролр оца каман леаппайсп 8 а и улжагоа веса реолции сэталоном РаФОделлОЗР1179233 О. 15 вый вход пятого приемопередающего буфера соединен с вторым выходом адаптера, третья группа входов которого соединена с группой входов-выходов четвертого приемопередающего буфера, первая группа входов которого соединена с первой группой выходов второго приемопередающего буфера, вторая группа входов - с группой выходов блока формирования адреса соответственно, группа выходов четвертого приемопередающего буфера соединена с первой группой входов , второго приемопередающего буфера, входы-выходы которого соединены с второй группой входов программного вычислительного блока, вторая группа выходов которого соединена с групой входов третьего приемопередающего буфера, выход которого соединен с первым входом программного вычислительного блока, второй вход которого соединен с выходом блока . сравнения, первая группа выходов второго приемопередающего буфера соединена с первой группой входов блока управления, вторая группа входов которого соединена с первой группой входов блока формирования адреса и с второй группой выходов Изобретение относится к вычислительной технике, а точнее к устройствам для контроля цифровых печатных узлов и диагностики неисправностей.Целью изобретения является повышение быстродействия системы путем ,обеспечения возможности контроля печатных узлов матриц полупроводниковой памяти на частоте их рабочего быстродействия.На фиг.1 представлена блок-схема устройства на фиг.2 - структурная схема программного вычислительного блока, на фиг.3 - функциональная схема блоков устройства, реализующих функции управления, компарации и приема-передачи для одной . контрольной точки, на фиг.4 - функциональная схема блоков устройства,второго приемопередающего буфера,вход которого соединен с первым выходом блока управления, второй,третий и четвертый выходы которогосоединены соответственно с первымвходом третьего приемопередающегобуфера, с входом четвертого приемопередающего буфера и с вторым входом пятого приемопередающего буфера,третья группа входов блока управления соединена с группой выходовтретьего приемопередающего буфера,четвертая группа входов блока управления соединена с группой выходоврегистра вывода, первая и втораягруппы выходов блока управлениясоединены соответственно с второйгруппой входов блока формированияадреса и с первой группой входовблока преобразования управляющихсигналов, вторая группа входов которого соединена с группой выходовтретьего приемопередающего буфера,вход блока преобразования управляющих сигналов соединен с выходомпятого приемопередающего буфера,второй вход третьего приемопередающего буфера соединен с выходом блока преобразования управляющих сигналов. реализующих функции контроля матрицы памяти, а именно блока управления; блока формирования адреса, блока преобразования управляющих сигналов; на фиг.5 - схема алгоритма программного вычислительного устройства,. на фиг. 6 - временная диаграмма циклов "Ввод и Вывод" программного вычислительного блока.Устройство для контроля цифровых печатных узлов (фиг.1), содержит программный вычислительный блок 1, например ЭВМ с устройствами ввода вывода, регистр 2 вывода, регистр 3 ввода, блок 4 управления контрольными точками, блок 5 сравнения, первый; 6 и второй 7 приемо- передающие буферы, входы приемников которых объединены с выходами соответствующих передатчиков,3 1 третий приемопередающий буфер 8, блок 9 формирования адреса, блок 10 управления, блок 11 преобразования управляющих сигналов, четвертый приемопередающий буфер 12, входы приемников которого объединены с выходами соответствующих передатчиков, пятый приемопередающий буфер 13, релейную матрицу 14, адаптер 15, проверяемый печатный узел 16 (объект контроля).Программный вычислительный блок 1 с устройствами ввода-вывода является основным управляющим блоком устройства и выполняет функции хранения и выдачи в соответствии с алгоритмом контроля векторов тестовой последовательности, анализа результата несовпадения реакции испытуемого узла с эталоном, выдачи диагностических сообщений и результата контроля на устройство вывода.Программный вычислительный блок 1 (фиг.2) содержит центральный процессор 1.1, приемопередатчики 1.2 шин "Адрес/данные" канала, приемопередатчики 1.3 шин управления каналом, модуль 1.4 оперативного запоминающего устройства, модуль 1.5 управления устройствами ввода-вывода, модуль 1.6 параллельного интерфейса.Регистр 2 вывода предназначен для приема векторов и команд тестовой последовательности, выдаваемых блоком 1, и хранения их на время реализации.Регистр 3 ввода предназначендля приема и хранения результатанесовпадения реакции испытуемогопечатного узла с эталоном,Блок 4 управления контрольнымиточками предназначен для настройкикаждой контрольной точки по уровню,используемости, приему реакции иливыдаче воздействия, подключения илиотключения соответственно векторамтестовой последовательности, реализации команд сравнения реакции проверяемого узла с эталоном и выдачирезультата несовпадения для анализав блок 1. Блок 4 содержит дешифратор 4,1 векторов и команд, состоящий из дешифратора 4.1.1 регистрасостояния, дешифратора 4.1.2 адресаконтрольной точки, вентильных элементов 4.1,3, 4.1.4 и 4.1,5, дешифратора 4.1.6 команд, вентильных30 35 40 Блок 9 формирования адреса (фиг.4) предназначен для формирования адреса проверяемой области памяти контролируемого печатного узла матрицыпамяти и содержит аппаратно-перестраиваемый дешифратор 9.1 адреса области адресуемой физически возможной, но реально не существующей области памяти блока 1, триггер 9.2 "Защелка", фиксирующий обращение к адресуемой, но реально не существующей области памяти, вентильные элементы 9.3 и 9.4 и блок 9.5 сборки, реализующие логику переадресации.Блок 10 управления предназначен для управления работой устройства при проверке матриц памяти контро 45 50 55 элементов 4. 1,7, 4. 1.8 и 4. 1.9 и передатчиков 4.1.10, регистры 4.2 состояния точек, состоящие из регистра используемости - триггера 4.2,1, регистра состояния уровня- триггера 4.2,2, регистра назначения- триггера 4.2.3.Блок 5 сравнения предназначен для сравнения реакции проверяемого печатного узла с эталоном, фиксации результата сравнения и содержит блок 5.1 компарации, состоящий иэ блока 5.1.1 ИСКЛЮЧАЮЩЕЕ ИЛИ и вентильного элемента 5.1.2, регистр 5.2 результата компарации, построенный на триггере 5.2.1, блок 5,3,состоящий из передатчиков 5.3.1 и 5.3.2 сигнала дрерывания и результата компарации соответственно.Приемопередающий буфер 6 предназначен для согласования уровней сигналов устройства и проверяемого печатного узла, передачи испытательных воздействий на проверяемый печатный узел и приема реакции от него. Выходы передатчиков объединены с, входами приемников.Второй приемопередающий буфер 7 предназначен для согласования нагрузки шин "Адрес/данные" блока 1, приема и передачи сигналов шин "Адрес/данные". Для организации двунаправленных шин обмена входы приемников приемопередающего буфера соединены с выходами соответствующих передатчиков.Третий приемопередающий буфер 8 предназначен для согласования нагрузки шин управления блока 1, приема и передачи сигналов управления блока 1.25 45 Входы передатчиков информации и передатчика сигнала синхронизации модуля 1.6 параллельного интерфейса блока 1 соединены соответственно с информационными входами и входом синхронизации регистра 2 вывода. Вы 50 ходы регистра 2 выводы соединены свходами дешифратора 4.1.1 регистров соединения точек, входами дешифратора 4.1.2 адреса точки, входами решифратора 4.1.6 команд, дешифратора55 4.1 векторов и команд, информационными входами триггеров регистров 4.2 блока 4 управления контрольными точлируемых печатных узлов матриц памяти и содержит регистр 10,1 переадресации и режима преобразованияуправляющих сигналов, вентиль 10.2,инверторы 10.3 и 10.4, дешифратор0.5 адреса внешнего устройства,триггер 10,6 "Защелка", фиксирующийобращение к блоку 10 как к внешнемуустройству, вентиль 10.7, элемент10.8 задержки, дешифратор 10.9 команд разрешения-запрещения работыустройства в режиме проверки матрицы памяти контролируемого печатногоузла и триггер 10.10, фиксирующий 15данные состояния.Блок 11 преобразования управляющих сигналов предназначен для преобразования сигналов управленияблока 1 в сигналы управления канала 20контролируемого печатного узламатрицы памяти и содержит блок 11,1сборки, блок 11.2 вентилей, блок 11,3линии задержки, блок 11.4 сборки,блок 11.5 формирователей,Четвертый приемопередающий буфер12 предназначен для согласованияустройства и проверяемого печатногоузла матрицы памяти по шинам "Адрес/данные", передачи адреса/данных З 0от устройства на контролируемый печатный узел матрицы памяти и приемаданных с него на устройство. Для организации,цвунаправленных шин обменавходы приемников приемонередающегобуфера объединены с выходами соответствующих передатчиков.Пятый приемопередающий буфер 13предназначен для согласования устрочства и проверяемого печатного узла 40матрицы памяти по шинам сигналов управления печатного узла матрицы памяти и устройства, передачи и приемасигналов управления. ками. Выходы дешифратора 4.1.1 регистра состояния точек, дешифратора4.1.2 ацреса точки и дешифратора4.1.6 команд соединены соответственно с первым, вторым и третим входами вентильных элементов 4.1.3, 4.1.4и 4.1.5, выходы которых подключенык входам синхронизации триггеровсоответствующих регистров 4.2 состояния точек. Выходы триггеров 4.2.2регистра 4.2 состояния точек блока 4управления контрольными точками соединены с соответствующими входамипередатчиков 6.1 приемопередающегобуфера 6 и блоков компарации ИСКЛЮЧАЮЩЕЕ ИЛИ 5.1.1 блока 5 сравнения,выходы триггеров 4,2.3 регистра назначения точек соединены с другимивходами передатчиков 6.1 приемопередающего буфера 6, выходы триггеров4.2.1 регистра используемости точексоединены с входами вентильного элемента 5.1.2 блока 5 сравнения.Объединенные входы-выходы приемопередающего буфера 6 через релейную матрицу 14 подключаются к адаптеру 15. Входы управления реле релейной матрицы 14 соединены с соответствующимивыходами вентильных элементов 4.1.8и 4.1.9 дешифратора 4.1 векторови команд блока 4 управления контрольными точками. Выходы приемников 6.2приемопередающего буфера 6 подключены к другим входам элементов 5.1.1ИСКЛЮЧАЮЩЕЕ ИЛИ блока 5 сравнения,выходы которых соединены с вторымивходами вентильного элемента 5.1.2,третьи входы которых соединены ссоответствующим выходом дешифратора4,1 векторов и команд блока 4 управления контрольными точками Выходывентильных элементов 5,1.2 блока 5сравнения соединены с входами синхронизации соответствующих тригге 1ров 5.2.1 регистра результата компарации, прямые выходы которых подключены к входам соответствующих передатчиков 5.3.1 сигналов несравненияи передатчиков 5.3.2 результатакомпарации. Выходы передатчиков5.3.1 сигнала несравнения блока 5.сравнения соединены с входом приемника сигнала запроса прерываниямодуля 1.6 параллельного интерфейса,а выходы передатчиков 5.3,2 результата компарации - с соответствующимивходами регистра 3 ввода.30 Выходы передатчиков ивход приемника пятого приемопередающего буфера 13 подключены к адаптеру 15, а Выходы вентилей 4.1.7 дешифратора 4.1 векторов и команд блока 4 управления контрольными точками соединены с вторыми входами передачиков 5.3.2 результата компарации блока 5 сравнения, входами установки триггеров 5.2. 1 регистра 5.2 результата компарации и входами передатчиков 4,1.10 сигнала синхронизации, 1 О выходы которых подключены к входу сйнхронизации регистра 3 ввода, выходы которого соединены с входами приемников модуля 1.б параллельного интерфейса блока 1. Выходы приемопере датчиков 1.2 шин "Адрес/данные" (фиг,2) подключены к объединенным входам-выходам второго приемопередающего буфера 7. Выходы приемников приемопередающего буфера 7 подклю чены к входам дешифратора 10.5 адреса внешнего устройства и входам регистра 10.1 переадресации и режима преобразования управляющих сигналов блока 10 управления, выходы прием ников шин, определяющих адрес внутри области адресуемой памяти,подключены к входам передатчиков четвертого приемопередающего буфера 12, а выходы приемников, определяющих область адресуемой памяти, - к входам аппаратно-перестраиваемого дешифратора 9.1 адреса адресуемой области памяти и входам вентилей 9.3 блока 9 формирования адреса. Выходы 35 блока 9 формирования адреса соединены с соответствующими входами передатчиков четвертого приемопередающего буфера 12, объединенные входы-выходы которого подключены к адаптеру 40 15. Выходы приемников четвертого приемопередающего буфера 12 соединены с выходами передатчиков второго приемопередающего буфера 7. Выходы передатчиков 1.3 шин управляющих сигналов 45 канала подключены к входам приемников третьего приемопередающего буфера 8, выходы которых подключены к соответствующим входам вентилей 10.2 и 10.7, триггера 10.6 "Защелка",ин вертора 10.4 блока 10 управления и вентилям 11.2 блока 11 преобразования управляющих сигналов, выходы которого соединены с входами передатчиков пятого приемопередающего буфера 13. 55 выход приемника соединен с входомблока 11.1 сборки блока 11 преобразования управляющих сигналов,выходкоторого соединен с входом передатчика третьего приемопередающего буфера 8. Выход передатчика третьегоприемопередающего буфера подключенк входу приемника 1.3 канала блока 1,Выходы блока 10 управления соединенысоответственно с входом управлениячетвертого приемопередающего буфера12, входом блока 9 формирования адреса, входом управления второго приемопередающего буфера 7, входомуправления третьего приемопередающего буфера 8, входом блока 11 преобразования управляющих сигналов,входом управления пятого приемопередающего буфера 13.Устройство работает следующимобразом.В соответствии с алгоритмом контроля, схема которого приведенана Фиг.5, устройство осуществляетвначале контроль произвольной логики(схемы управления) печатного узламатрицы памяти, а затем при верноработающей схеме управления переходитнепосредственно к контролю матрицы.памяти, Согласно алгоритму блок 1производит выдачу Фрагментов тестовой последовательности программыконтроля, реализуемых блоками устройства, осуществляющих выдачу тестовых воздействий на испытуемыйузел и прием реакций от него. Фрагмент тестовой последовательностипредставляет собой последовательностьвекторов, заканчивающуюся командойсравнения принятой реакции с эталоном,Векторы и команды тестовойпоследовательности представляют собой машинные слова, в определенных разрядах которых закодирована информация,определяющая адрес, регистр состояния, значение состояния контрольнойточки и действия по отношению к ней.После выдачи Фрагмента в случае наличия несравнения реакции с эталоном, вызывающего прерывание от интерФейса, блок 1 переходит к выдаче команд передачи с блока 5 сравнения результата компарации и приему его через интерфейс в память блока 1. Принятая таким образом информация результата компарации анализируется сцелью установления места неисправности и выдачи на регистр 2 вывода диагностической информации, В случае отсутствия прерывания, .т,е. при совпадении принятой реакции с эталоном, производится анализ на наличие в программе контроля признака конца контроля произвольной логики печатного узла матрицы памяти, При отсутствии его производится дальнейшая выдача фрагментов тестовой последовательности, а при наличии, т.е. при полностью проверенной и правильно работающей схеме управления печатного уз ла матрицы памяти, блок 1 переходит к выдаче команд подготовки блоков устройства к контролю матрицы памяти печатного узла. После подготовки блоков устройства к контролю матрицы па- р 0 мяти печатного узла блок 1 производит выдачу тестовой последовательности в соответствии с алгоритмом Функционального тестирования матриц памяти, Выбор алгоритма тестирования матриц па мяти определяется особенностями их принципиальных схем и топологии, После окончания контроля матрицы памяти на регистр 2 вывода выдается информация о его результате. 30Блоки устройства при реализации данного алгоритма работают следующим образом.В исходном состоянии регистр 2 вывода и регистр 3 ввода обнулены. Контрольные точки находятся в состоянии приема, высокого уровня, используемости и отключены релейной матрицей 14 от адаптера 15. Работа второго, - пятого приемо-передающих буфе 40 ров 7, 8, 12 и 13 запрещена. Объединенные входы-выходы второго приемо- передающего буфера 7 и четвертого приемопередающего буфера .12 и выходы третьего приемопередающего буфера 8 45 и пятого приемопередающего буфера 13 находятся в высокоимпеданСном состоянии.В соответствии с программой контроля векторы тестовой последовательности поступают через модуль 1.6 параллельного интерфейса блока 1 и регистр 2 вывода (Фиг.4) на дешифраторы регистра 4.1.1, адреса точки 4.1.2 и команд 4.1.6 блока управления контрольными точками 4 (Фиг,5). Соответственно векторам дешифраторы черезвентильные элементы 4.1.3, 4.1.4 и 4.1.5 Формируют сигналы синхронизации записи информации в соответствующие триггеры регистра состояния4.2. Если контрольная точка задаетсякак вход, то состояние триггера4.2.3 назначения разреыает прохождение сигнала с выхода триггера 4.2.2состояния уровня через передатчик61 приемопередающего буфера 6 нарелейную матрицу 14 и далее черезадаптер 15 на проверяемый печатныйузел 16, Если контрольная точка задается как выход и является используемой, т.е. на ней необходимо сравнить значения реакции узла и эталона,то поступающий на элемент ИСКЛЫЧА 1 дЩЕЕ ИЛИ блока 5 сравнения с выходатриггера 4.2.2 уровень (эталоннаяреакция) сравнивается с уровнем сигнала, приходящего с проверяемого печатного узла 16 через адаптер 15,релейную матрицу 14 и приемник 6,2приемопередающего буфера 6. По команде сигнал с выхода дешифратора 4.1.6команд при наличии разрешения стриггера 4.2.1 регистра используемости Фиксирует через вентильный элемент 5.1.2 результат сравнения натриггерах 5.2.1 регистра 5.2 результата сравнения. В случае несравненияреакций сигнал с выхода триггера5.2.1 через передатчик 5.3,1 посту-.пает на модуль 1.6 параллельногоинтерфейса блока 1 как инициатор сигнала прерывания. При появлении сигнала прерывания блок 1 прекращаетвыдачу Фрагментов тестовой последовательности и переходит к выдачекоманд передачи с компаратора результата. компарации. Команда передачиреализуется дешифратором 4.1,6 ивентильным элементом 4.1.7 разрешаетпередачу результата через передатчик5.3,2 на регистр 3 ввода и сбрасывает триггер 5.2 .1 результата компарации. С регистра 3 ввода информация поступает на модуль параллельного интерфейса блока 1. Командыуправления реле релейной матрицы 14реализуются дешифратором 4.1,6 ивентильными элементами 4.1.9 и4.1.10,Таким образом работает устройство при контроле произвольной логики(схем управления) печатных узловматриц памяти.Устройство в режиме контроля непосредственно матриц .полупроводниковой памяти работает следующим образом (см. фиг. 4 и 6).По окончании проверки произвольной логики печатного узла матрицы па 5мяти блок 1 в соответствии с алгоритмом контроля выдает через модуль 1.6параллельного интерфейса и регистр 2вывода на блок 10 управления командуразрешения работы устройства в режи Оме внешнего устройства по отношениюк блоку 1, Команда поступает на дешифратор 10,9 команд и устанавливаеттриггер 10. 10 в единичное состояние.Сигнал с нулевого выхода триггера10.10 разрешает работу второго 7 итретьего 8 приемопередающих буферови устанавливает приемник третьегоприемопередающего буфера 8 в состояние приема, а передатчик - в состояние передачи.При отсутствии в канале блока 1активного сигнала признака обращения"Ввод" .низкий уровень с выхода приемника этого сигнала третьего приемопередающего буфера 8 поступает на входинвертора 10.4 блока 10 управления,высокий уровень с выхода которого устанавливает второй приемопередающийбуфер 7 в состояние приема. Далее 3 Облок 1 организует цикл обращения кблоку 10 управления как квнешнемуустройству и передает на него соответственно рабочей программе контроляинформацию о нижнеи границе адреса 35контролируемой области матрицы памяти, начале контроля матрицы памятии режиме преобразования сигналов управления каналом блока 1 в сигналыуправления контролируемого печатного 4 Оузла матрицы памяти. Это реализуетсяследующим образом,Адрес внешнего устройства, в ад.ресной части цикла обращения, через приемопередатчики 1.2 канала блока 1 поступает на приемники второго приемопередающего буфера 7 и далее на вход дешифратора 10.5 адреса внешнего устройства блока 10 управления. Работа дешифратора разрешает ф ся сигналом сопровождения адреса внешнего устройства, поступающим иа него соответственно циклу обращения блока 1 к внешнему устройству с выхода приемника третьего приемопередающего буфера 8, С выхода дешифратора сигнал поступает на информационный вход триггера 10,6 ".Защелка",фиксируюцего обращение к блоку 10 управления как к внешнему устроиству. Сигнал начала цикла, поступающий соответственно циклу обращения с выхода приемника третьего приемопередаюцего буфера 8 на вход синхронизации триггера, защелкивает состояние информационного входа, подготавливая схему к приему информации. В информационной части цикла обращения информация через приемники второго приемопередающего буфера 7 поступает на входы регистра 10, 1 блока 10 управления, Сигнал признака обращения Вывод поступает с приемника третьего приемопередаюцего буфера 8 на вход вентиля 10.7 блока 10 управления, сигнал с выхода которого синхронизирует занесение передаваемой информации в регистр и через элемент 10.8 задержки и блок 11.1 сборки Формирует сигнал ответа о приеме информации, который через передатчик третьего приемопередающего буфера 8 поступает на вход приемника 1.3 канала блока 1. По этому сигналу блок 1 заканчивает цикл обращения.Соответственно принятой в регистр 10. 1 информации разрешается работа денифратора 9.1 адреса области адресуемой памяти, четвертого приемопередающего буфера 12, пятого приемопередающего буфера 13, приемники которого устанавливаются в состояние приема, а передатчики в состояние передачи. Устанавливается режим преобразования (длительность задержки для обеспечения временных параметров) сигналов управления циклом обращения проверяемого печатного узла матрицы памяти в блоке 11 преобразования управляющих сигналов. Затем блок 1 соответственно программе контроля, реализующей алгоритм тестовой процедуры проверки матрицы памяти, организует. циклы обращения к своей физической возможной, но реально не существующей памяти.При осуществлении цикла вывода (записи тестовой информации в контролируемую матрицу памяти) устройство работает следующим образом.В адресной части цикла обращения адрес. физически возможной, но реально не существующей памяти блока 1 поступает через приемопередатчики 1,2 канала на приемники второго14 13 1179233 приемопередающего буфера 7. Разряды адреса, определяющие область адресуемой памяти, с выхода пр темников второго приемопередающего буфера 7 поступают на дешифратор 9.1 и вентильный элемент 9.3 блока 9 Формирования адреса, При отсутствии в канале активного сигнала признака обращения "Вывод" работа вентильного 10 элемента 9.3 запрещена. С выхода дешифратора 91 сигнал поступает . на информационный вход триггера 9,2Защелка, Сигнал начала цикла, и,- ступающий с выхода передатчика приемопсредатчиков 1.3 канала блока 1 через соответствующии приемник третьего приемопередающего буфера 8 на вход синхронизации триггера, защелкивает наличие обращения, разрешая 20 :,прохождение с регистра 10 1 разрядов,ь определяющих нижнюю границу области контролируемой памяти, через вентильный элемент 9,4 и блок 9.5 сборки на вход передатчиков приемопере дающего буфера 12. Разряды адреса, определяющие адрес ячейки внутри адресуемой об.;асти памяти, с выходаприемников второго приемопередающего буфера 7 поступают на входы передат чиковчетвертого приемоперед,.ющего буфера 12 без изменения. Таким образом, полностью сформированный адрес контролируемой памяти .поступает свыхода передатчиков приемопередающегоз 5 буфера 12 на адаптер 15 и далее на проверяемый печатный узел 1 б матрицы памяти. В информационной части цикла обращения активный сигнал признака обра щения "Вывод" поступает с выхода передатчика приемопередатчиков 1.3 канала блока 1 через приемник третьего приемопередаюц 1 его буфера 8 и вентиль 10.2 на вентильный элемент 9.3 и разрешает прохождение информации через вентильный элемент 9.3 и блок 9.5 сборки на входы передатчиков четвертого приемопередающего буфера 12, а через инвертор 10.3 запрещает 50 прохождение сигналов через вентильный элемент 9,4 с регистра 10,1. Информация по остальным разрядам поступает непосредственно на вход передатчиков четвертого приемопередающего буфера 55 12. Далее через адаптер 15 информация поступает на контролируемый печатный узел матрицы памяти 1 б. Сигналы управления циклом обращения, поступающие с выходов соответствующих передатчиков приемопередатчиков 1,3 шин управления каналом черезприемники третьего приемопередающегобуфера 8, приходят на блок 112 вентилей, управление работой которыхосуществляется в соответствии с режимом, заданным в регистр 101. Сигналы с выходов блока 11,2 вентилей поступает на соответствующий блок 11.3линии задеркки с различными временамидлительности задержки для Формирования сигналов с нужными временными параметрами. С выходов линий задержкисигналы поступают на соответствующиеблоки 11.4 сборки и далее через блок11.5 Формирователей, передатчики пятого приемопередающего буфера 13 иадаптер 15 - на проверяемый печатныйузел 16 матрицы памяти. Проверяемыйпечатный узел 1 б матрицы памяти послепоступления управляющих сигналов,приема адреса и информации формируетответный сигнал, который через приемник пятого приемопередающего буфера13 поступает на блок 11,1 сборки идалее через передатчик третьего приемопередаюцего буфера 8 - на вход,соответствующего приемника приемопередатчиков 1.3 шин управления каналом. Блок 1 принимает этот сигнал изаканчивает цикл обращения,При осуществлении цикла вводачтения) записанной в контролируемуюматрицу памяти тестовой информацииустройство работает следующим образом,В адресной части цикла обращения устройство рабо гает как описано выше. В информационной части цикла активный сигнал признака цикла "Ввод" переводит второй приемопередающий буФер 7 в состояние передачи, а четвертый приемопередающий буфер 12 - в состояние приема. В ответ на поступившие сигналы управления циклом ввода и адреса проверяемый печатный узел матрицы памяти выставляет данные и Формирует сигнал ответа, инФормирующий об этом. Данные через адаптер 15, приемники четвертого приемопередающего буфера 12, передатчики второго приемопередающего буфера 7 поступают через приемники приемо- передатчиков 1,2 канала шин "Адрес/ данные" в блок 1. Цепь прохождения.угнала ответа описана выше. По сигналу ответа блок 1 принимает данныеи заканчивает цикл обращения. Согласно тестовой процедуре блок 1сравнивает значения записанной исчитанной из контролируемой матрицыпамяти информации и в случае несравнения значений идентифицирует,неисправный элемент, 1 осле окончанияконтроля матрицы памяти блок 1 сбрасывает установленный режим работы иосуществляет вывод на устройство вывода результата контроля.