Устройство для моделирования задач о длиннейшем пути в сетях

,БО 1) С 06 Р 15/ ГОСУДАРСТВЕНК ПО ДЕЛАМ ИЗО И КОМИТЕТ СССР ТЕНИЙ И ОТКРЫТИ ИСАНИЕ И ТОРСНСМУСВИДЕ ЗОБРЕТЕНИТЕЛЬСТВУ(71) Институт проблем моделированияв энергетике АН УССР(56) Авторское свидетельство СССРВ 422002, кл. С 06 С 7/48, 1972.Авторское свидетельство СССРВ 1024930, кл. С 06 С 15/20, 1982. оМОДЕЛИРОВАПУТИ В СЕТЯХ пуль тактовых ия топол ричем блок формирования топологии содержит узелпамяти адресов первой выходящей вет"ви узлов сети, узел памяти адресовпервой входящей ветви узлов сети,узел памяти адресов выходящих ветвейузлов сети, узел памяти адресов вхо"дящих ветвей узлов сети, регистр адреса выходящей ветви, регистр адреса входящей ветви, узлы памяти адресов начальных и конечных узлов ветвей сети, регистры адреса конечногоузла ветви и конечного узла сети,первый и второй триггеры, первый ивторой дешифраторы, блок сравнениякодов, две линии задержки, семь элементов ИЛИ, шесть элементов И и элемент НЕ, выходы регистров адресавыходящей и входящей ветвей соединены с адресными входами соответствен"но узла памяти адресов выходящих вет.вей узлов сети и узла памяти адресов(54)(57) УСТРОЙСТВОНИЯ ЗАДАЧ О ДЛИННЕЙШЕсодержащее генератосов, блок формироваблок моделей ветвей входящих ветвей узлов сети, адресныивход узла памяти адресов начальныхузлов ветвей сети является входомзадания адреса начальной ветви блока формирования топологии, управляющий вход узла памяти адресов начальных узлов ветвей сети является пусквым входом блока формирования топологии и соединен с входом первойлинии задержки и,первым входом первого элемента ИЛИ, адресный вход узлапамяти адресов конечных узлов ветвейсети является входом задания адресаконечного узла ветви блока формирования топологии, управляющий входузла памяти адресов конечных узловветвей сети является входом прерывания работы блока формирования топологни и соединен с входом второй линиизадержки и единичным входом первоготриггера, первый вход первого элемента И соединен с входом элементаНЕ и является входом приема сигналов окончания работы моделей ветвейблока формирования топологии, информационный вход регистра адреса конечного узла ветви соединен с выходомузла памяти адресов конечных узловветвей сети и адресным входом узлапамяти адресов первой входящей ветвиузлов сети, управляющий вход регистра адреса конечного узла ветви соединен с выходом второй линии задержкии управляющим входом узла памяти адресов первой входящей ветви узловсети, информационный вход регистраадреса конечного узла сети являетсявходом задания адреса конечного узласети блока формирования топологии,выход регистра адреса конечного узла1161951 14,13.1 управления. Метка свершения, считанная по адресу первой ветви с выхода узла 7 памяти меток свершения ветвей, поступает через полюс 27 в блокформирования топологии. Если метка 5отсутствует, что означает несвершение процесса моделирования длительности ветви с данным номером, то нулевой сигнал метки с полюса 27 черезэлемент НЕ 67 сбрасывает триггер 47 1 Рв нулевое состояние. Кроме того,сигнал с выхода элемента НЕ 67 поступает через элемент ИЛИ 57 на полюс21 поиска прерывания. Наличие нулевого сигнала метки свершения ветви 15означает, что хотя бы одна из ветвейсписка, входящих в узел, не завершила процесс временного моделированиясвоей длительности и, следовательо,в данном узле не сформирована функ рция и для всех входящих в него ветвей. Тогда сигнал с полюса 27 поступает на единичный вход триггера 9прерывания и одновременно через полюс 22 на вход элемента ИЛИ 83 узла 2569 поиска моделей ветвей блока 3 моделей ветвей, С выхода элементаИЛИ 83 сигнал поступает на входы.элементов И 73(1) и 74(1) первой мо"дели ветви, Если модель ветви закон- Зрчила процесс моделирования длительности ветви, которая еще не анализировалась, то триггер 72 будет находиться в единичном состоянии. Тогдасигнал с выхода элемента 74 такой 35модели ветви вновь поступит на входшифратора 82 адреса для формирования номера данной модели ветви,сбросит в нулевое состояние триггеры 72 и 71, а также через элемент 4 рИЛИ 83 выдаст сигнал прерывания,Блок 1 управления, получив номер мо"дели ветви и сигнал прерывания, повторит все описанные операции, свя"занные с анализом свершения ветви. 4 ЮЕсли же в блоке 3 моделей ветвейне имется моделей, имеющих триггеры 72 в единичном состоянии, то процесс анализа проводиться не будети импульсы серии ГИ 1 через элемент у)И 1 О продолжат поступать в узелопределения длиннейшего пути и вблок моделей ветвей.Если же сигнал метки свершенияветви с полюса 27 имеет единичное узначение, т,е. процесс формированиядлительности для ветви закончился,,то он выдает разрешение на прЬхожде ние импульса ГИ 2 через элемент И 61 на вход считывания узла 40 памяти входящей ветви. На адресные входы узла 40 памяти в это время поступает код номера первой входящей ветви в списке с выхода регистра 44, По адресу первой входящей ветви из узла 40 памяти будет считан .код номера второй ветви в списке, который посту. пает через элемент ИЛИ 58 на информационные входы регистра 44 и записывается в него с приходом второго импульса ГИ 1 с выхода элемента И 63. Далее осуществляется через полюс 19 опрос метки свершения данной ветви; входящей в рассматриваемый узел, и переход к следующей ветви из списка входящих в него ветвей.Описанный процесс анализа списка ветвей продолжается до тех пор, пока не будут опрошены все ветви, входят щие в рассматриваемый узел, что соответствует выполнению Функции коньюнкции относительно входных ветвей для рассматриваемого узла. В этом случае по адресу последнего номера ветви в списке иэ узла 40 памяти будет считана информация Х, определающая конец списка Код Х записывается в регистр 44 входящей ветви и далее поступает на вход дешифратора 50 состояний Х, который путем сравнения кодов вырабатывает сигнал конца списка. Полученный сигнал проходит через элементы ИЛИ 59 и 60 и устанавливает триггеры 47 и 48 соответственно в нулевое и единичное состояния. Сигнал с выхода дешифратора 50 поступает также на вход элемента И 62, второй вход которого связан с выходом дешифратора 51 сравнения кодов. Дешифратор 51 сравнивает коды, хранящиеся в регистре 46 конечного узла сети и в регистре 45 конечного узла. Как указывалось ранее,регистр 46 хранит код конечного узла сети, а регистр 45 - код рассматриваемого узла сети, сформировавшего функцию коньюнкции в данный момент времени, Если значения этих кодов совпадают (сформирована логическая функция коньюнкции для конечного узла сети), то дешифратор 51 сравнения кодов выдает разрешение на прохождение сигнала конца списка с выхода дешифратора 50 состояния через элемент И 62 на выходной полюс 23 блока 2 формирования топологии, что соответстьует концу моделирования заданной сети. Данный сигнал с полюса 23 поступает на вход элемента И 11 бло-ка 1 управления и разрешает выдачу во внешние устройства величины длин нейшего пути сети, накопленной к данному моменту в узле 8 формирования длиннейшего пути. В случае, если не сформирован конечный узел сети, то сигнал с выхода дешифратора 50 поступает через элемент ИЛИ 54 на вход считывания узла 41 памяти первой выходящей, ветви, на адресный вход которого в этот момент времени поступает код номера сформированного узла сети,1, Вновь начинается описанный процесс подготовки к временному моделированию длительностей тех ветвей, которые выходят из данного сформированного узла. Описанные процессы подготовки 20 ветвей к временному моделированию длительностей и анализа ветвей, закончивших процесс временного моделирования, будут чередоваться в указан. ном порядке и повторяться до тех пор, пока не будет сформирован заданный конечный узел сети с выдачей сформированной в узле 8 формирования длиннейшего пути блока 1 управления величины длиннейшего пути в сети.Использование новых элементов - блока управления и узла поиска свободных ветвей - позволяет организовать многократное использование одних и тех же моделей ветвей в процессе моделирования сети, что существенно увеличивает коэффициент полезного использования оборудования. Таким образом, устройство позволяет осуществлять небольшим числом моделей ветвей моделирование различных сетей, имеющих большую размерность, в частности при исследовании систем связи, энергетических систем, биологических систем, сетевых проектов и других систем, имеющих сетевую структуру.161951 Составитель И,ДубининаТехред М.Кузьма Корректор И.Эрдейи ьРедактор М,Петрова каз 3970/51ВН исное Патент илиал жгород, ул.Проектная,Тираж ИИПИ Государств по делам изобр 3035, Москва, Ж 0 Подного комитета СССРений и открытий5, Раушская наб., д,116 сети соединен с первым входом блока сравнения кодов, второй вход которого соединен с выходом регистра адреса конечного узла ветви и первым входом второго элемента ИЛИ, второй вход второго элемента ИЛИ соединен с выходом узла памяти адресов начальных узлов ветвей сети, а выход - с адресным входом узла памяти адресов первой выходящей ветви узлов сети, управляющий вход которого соединен с выходом третьего элемента ИЛИ, первый вход которого соединен с выходом первой линии задержки, выходы узлов памяти адресов выходящих ветвей и первой выходящей ветви узлов сети соединены с входами четвертого элемента ИЛИ, выход которого соединен с информационным входом регистра адреса выходящей ветви, выход которого является выходом адре а входящей ветви блока формирования топологии И соединен с входом первого дешифратора, выход которого подключен к нулевому входу второго триггера и первому входу пятого элемента ИЛИ, второй вход которого соединен с выходом элемента НЕ и первым входом шестого элемента ИЛИ, выход пятого элемента ИЛИ является выходом сигналов включения моделей ветвей блок формирования . топологии, выход регистра адреса входящей ветви является выходом адреса входящей ветви блока формирования топологии и соединен с входом второго дешифратора, выход которого соединен с вторым входом третьего элемента ИЛИ, вторыми входами первого и шестого элементов ИЛИ и первым входом второго элемента И, второй вход которого подключен к выходу блока сравнения кодов, а выход является выходом сигнала окончания работы блока формирования топологии, выход первого элемента ИЛИ соединен с единичным входом второго триггера, выход которого соединен с первыми входами третьего и четвертого элементов И, выход первого триггера соединен с первыми входами пятого и шестого элементов И вторые входы третьего и пятого элементов И соединены с первым входом тактовых импульсов блока формирования топологии, вторые входы четвертого и шестого элементов И соединены с вторым входом тактовых импульсов блока формирования топологии, выходы третьего и четвертого элементов 1951И соединены соответственно с управляющими входами узла памяти адресов выходящих ветвей узлов сети и регист ра адреса выходящей ветви, выход пятого элемента И соединен с вторым входом первого элемента И, выход которого соединен с управляющим входом узла памяти адресов входящих ветвей узлов сети, выход которого подключен к первому входу седьмого элемента ИЛИ, второй вход которого соединен с выходом узла памяти адресов первой входящей ветви узлов сети,. а выход - с информационным входом регистра адреса входящей ветви, управляющий вход которого соединен с выходом шестого элемента И, выходы генератора тактовых импульсов подключены соответственно к первому и второму входам тактовых импульсов блока формирования топологии, о т л и ч а ю щ е е с я тем, что, с целью повышения коэффициента исполь.зования оборудования, в устройство введен блок управления, включающий узел памяти длительностей ветвей, узел памяти номеров моделируемых ветвей, узел памяти меток свершения ветвей, узел измерения длиннейшего пти, выполненный в виде счетчика, триггер прерывания, первый элемент И, второй элемент И, элемент ИЛИ, элементы задержки, блок моделей ветвей содержит Ь моделей ветвей, где Ь - количество ветвей в максимальном сечении сети, и узел поиска моделей ветвей, включающий два элемента ИЛИ и шифратор адреса, при этом каждая модель ветви включает формирователь временных интервалов, выполненный в виде двоичного счетчика, два триггера, шесть элементов И, элемент ИЛИ и два элемента задержки, причем в каждой модели ветви первый выход первого триггера подключен к первым входам первого и второго элементов, И, второй выход первого триггера сое динен с первым входом третьего элемента И, выход которого подключен к первому входу четвертого элемента И, к первому входу элемента ИЛИ и через первый элемент задержки соединен с первым входом триггера,. первый выход второго триггера каждой модели ветви подключен к первому входу пятого эле мента И, выход которого соединен с вторыми входами первого триггера и элемента ИЛИ и через второй элементзадержки подключен к первому входувторого триггера, второй вход которого соединен с выходом двоичногосчетчика, выходы второго и четвертого элементов И подключены соответственно к разрядным входам двоичногосчетчика, второй выход второго триггера соединен с первым входом шесто"го элемента И модели ветви, выходпятого элемента ИЛИ блока формирования топологии и выходы двоичных счетчиков всех моделей ветвей подключенык входам первого элемента ИЛИ узлапоиска моделей ветвей, выход которо"го соединен с вторыми входами пятогои шестого элементов И первой моделиветви блока моделей ветвей, выходшестого элемента И, 1-й модели ветви,где 1=1 (п), блока моделейветвей подключен к входу поиска прерывания (1+1)-й модели ветви, выходыпятых элементов И всех моделей вет"вей соединены с входами второго элемента ИЛИ узла поиска моделей ветвей,выходы элементов ИЛИ всех моделейветвей подключены к входам шифратораадреса узла поиска моделей ветвей,выход первого элемента И 1-й моделиветви соединен с вторыми входами первого и третьего элементов И ( +1)-ймодели ветви блока моделей ветвей,выход узла памяти длительностей ветвей блока управления подключен к вто"рому входу четвертого элемента И каждой модели ветви блока модеЛей ветвей, выход шифратора адреса узла поиска моделей ветвей блока моделейветвей .соединен с адресным входомузла памяти номеров моделируемых вет- .вей блока управления, выход которогоподключен к первому входу элементаИЛИ, выход которого соединен с адресным входом узла памяти меток свершения ветвей блока управления, выходкоторого подключен к входу элементаНЕ блока формирования топологий,выход четвертого элемента И блока формирования топологии соединен с вторыми входами первого и третьего элементов И первой модели ветви блока моделей ветвей, с входом считыванияузла памяти длительностей ветвей блока управления и с входом первого элемента задержки блока управления, выход первого элемента задержки блокауправления подключен к входу записиузла памяти номеров моделируемых вет.вей блока управления, выход второгоэлемента ИЛИ узла поиска моделей ветвей блока моделей ветвей соединен с;входом считывания узла памяти номеровмоделируемых ветвей, с первым входом триггера прерывания и входом второго элемента задержки блока управления, выход второго элемента задержки блока управления подключен к вхо"ду записи узла памяти меток свершения ветвей и к входу третьего элемента задержки блока управления, выходкоторого соединен с управляющим входом узла памяти адресов конечных узлов ветвей сети блока формированиятопологии, выход регистра адресавыходящей ветви блока формированиятопологии подключен к адресному входу узла памяти длительностей ветвейи к информационному входу узла памяти номеров моделируемых ветвей блокауправления, выход регистра адресавходящей ветви бцока формированиятопологии соединен с вторым входомэлемента ИЛИ блока управления, первый вход элемента ИЛИ блока управления подключен к адресному входу узлапамяти адресов конечных узлов ветвейсети блока формирования топологии,выход шестого элемента И блока формирования топологии подключен к входу;считывания узла памяти меток свершения ветвей блока управления, выходпятого элемента ИЛИ блока формирования топологии соединен с вторымвходом триггера прерывания блока управления, выход которого подключенк первому входу первого элемента Иблока управления, выход которогосоединен с входом счетчика, выходкоторого подключен к первому входувторого элемента И блока управления,второй вход которого соединен с выходом второго элемента И блока формирования топологии, второй выход генератора тактовых импульсов подключен к второму входу первого элемента и блока управления, выход которого соединен с вторыми входами второ-го элемента И всех узлов моделейветвей блока моделей ветвей.1 116195Изобретение относится к цифровойвычислительной технике, в частности к. устройствам для обработки информации специального назначения сточки зрения вычислительного устройства, 5 и может быть использовано при построении специализированных вычислительных устройств для моделирования сетевых задач оперативного управления.Цель изобретения - повышение коэффициента полезного использования оборудования.На фиг. 1 показана блок-схема предлагаемого устройства; на фиг.2 - схема одного из возможных вариантов 15 выполнения блока формирования топологии; на фиг. 3 - схема одного иэ возможных вариантов выполнения блока моделей ветвей.Предлагаемое устройство (фиг, 1) 20 состоит из блока 1 управления, блока 2 формирования топологии, блока 3 моделей ветвей, генератора 4 импульсов.Входы ; выходы названы полюсами. 25Блок 1 управления содержит узел 5 памяти длительностей ветвей, узел 6 памяти номеров моделируемых ветвей, узел 7 памяти меток свершения ветвей, узел 8 измерения длиннейшего пути, триггер 9 прерывания, первый элемент И 10 и второй элемент И 11, элемент ИЛИ 12, линии 13, 14 и 15 задержки.Выход 16 номера подготавливаемой к моделированию ветви блока 2 форми 35 рования топологйи соединен с адресным входом узла 5 памяти и с информационным входом узла 6 памяти. Выход 17 поиска свободной модели ветви блока 2 формирования топологии соединен 4 с входом считывания узла 5 памяти и через линию задержки 13 с входом записи узла 6 памяти блока 1 управления и с входом 18 поиска свободной модели ветви блока 3 моделей ветвей, Выход 19 номера анализируемой ветви блока 2 формирования топологии соеди. нен через элемент ИЛИ 12 с адресным входом узла 7 памяти блока управления. Выход 20 проверки свершения ветО ви блока 2 формирования топологии сети соединен с входом считывания узла 7 памяти блока 1 управления Выход 2.1 поиска прерывания соединен с входом установки "1" триггера 9 прерывания блока 1 управления и с входом 22 блока 3 моделей ветвей. Выход 23 индикации результата расчета блока 2 формирования топологии соединен с входом второго элемента И 11 блока 1 управления. Выход 24 номера модели ветви блока 3 моделей ветвей соединен с адресным входом узла 6 памяти блока 1 управления. Выход 25 прерывания блока 3 моделей ветвей соединен с входом считывания узла 6 памяти, входом установки "0" триггера 9 прерывания и входом линии 14 задержки блока 1 управленияВыход номера анализируемой ветви сети. узла б памяти блока 1 управления соединен с входом 26 блока 2 фор мирования топологии. Выход свершения ветви узла 7 памяти блока 1 управления соединен с входом 27 блока 2 формирования топологии, Выход начала анализа свершения ветви сети линии 15 задержки блока 1 управления соединен с входом 28 блока 2 формирования топологии. Выход кода длительности ветви узла 5 памяти блока 1 управления соединен с входом 29 блока 3 моделей ветвей. Выход измерительной серии импульсов первого элемента И 10 блока 1 управления соединен с входом 30 блока 3 моделей ветвей, Входные полюса 31 и 32 блока 2 формирования топологии предназначены для подключения сдвинутых относитель. но друг друга серий импульсов генератора 4 ГИ 1, ГИ 2. Вход 33 блока 1 управления подключен к соответствующему выходу генератора 4. Входными полюсами устройства являются входные полюсы 34 и 35 блока 2 формирования топологии. Выходным полюсом устройства является выходной полюс 36 блока 1 управления, соединенный с выхо" дом второго элемента И 11 блока 1 управления.В устройстве на фиг. 1 блок 1 управления предназначен для органиэа. ции взаимодействия между блоком 2 формирования топологии и блоком 3 моделирования ветви устройства в процессе моделирования и определения величины длительности длиннейшего пути исследуемой сети. Блок 2 формирования топологии предназначен для определения номеров ветвей, входящим в исследуемый узел сети, и номеров ветвей, выходящих из исследуемого узла сети, а также для определения момента окончания процесса вычислений. Блок 3 моделей ветвей предназначен для органиэации процесса вре.51 3 ,11619менного моделирования длительностейветвей сети. Генератор 4 импульсов 1предназначен для формирования серий 1импульсов ГИ 1 и ГИ 2, сдвинутых.относительно друг друга. 5В блоке 1 управления:(фиг. 1)узел 5 памяти длительностей ветвейпредназначен для хранения информациио величинах длительностей ветвей се"ти, а именно для хранения по адресу 16номера ветви кода длительности данной ветви. Узел 6 памяти номеров моделируемых ветвей предназначен дляхранения информации о соответствииномера модели ветви из блока 3 моделей ветвей номеру ветви сети, моделируемой в текущий момент времени данной моделью ветви. Узел 7 памяти ме"ток свершения ветвей сети блока управления предназначен для хранения 3)информации о завершении процессавременного моделирования длительностей ветвей сети.Узел 8 измерения длительностидлинейшего пути предназначен для фор- Имирования величины длительности длиннейшего пути сети и может быть выполнен в виде счетчика со счетным входоми параллельной выдачей информации.Триггер 9 прерывания предназначен 36для организации временного разделениямежду процессом временного моделирования длительностей ветвей сети ипроцессом анализа топологии модели-руемой сети. 35Первый и второй элементы И 1 О и 11предназначены соответственно для организации временного разделения процесса решения и для выдачи полученно-го результата после завершения про- ,Ецесса моделирования сети. Линии 13, .14 и 15 зацержки предназначены дляпредотвращения "гонок" при работеустройства,Блок 2 формирования топологии(фиг. 2) содержит узел 37 памяти щ- ресов начальных узлов ветвей сети,(узел 38 памяти адресов конечных уз- :лов ветвей сети, узел 39 памяти адресов выходящих ветвей узлов сети, . рузел 40 памяти адресов входящих ветвей узлов сети, узел 41 памяти адре"сов первой выходящей ветви узлов сети, узел 42 памяти адресов первойвходящей ветви узлов сети, регистр 5543 адреса выходящей ветви, регистр44 адреса входящей ветви, регистр 45адреса конечного узла ветви, регист 46 конечного узла сети, триггеры й 7 и 48, дешифраторы 49 и 50, дешифратор 51 сравнения кодов, линии 52 и 53 задержки, элементы ИЛИ 54-60, элементы И 61-66, элемент НЕ 67.Входами блока являются полюсы 34 и 35, соединенные соответственно с входом считывания и адресным входом узла 37 памяти начального узла, Вход 26 номера анализируемой ветви сети блока 2 формирования топологии соединен с адресным входом узла 38 памяти конечного узла. Вход 28 начала акали. за свершения ветви соединен с входом считывания узла 38 памяти конечного узла, Вход 27 свершения ветви соеди нен через элемент НЕ 67 и элемент ИЛИ 59 с входом установки нуля триггера 47.Выход 21 снятия прерывания блока 2 формирования топологии соединен с выходом элемента ИЛИ 57. Выход 16 номера подготавливаемой к моделированию ветви соединен с выходом регистра 43 адреса выходящей ветви, Выход 19 номера анализируемой ветви блока 2.формирования топологии соединен с выходом регистра 44 адреса входящей ветви. Выход 17 поиска свободной модели вет" ви соединен с выходом элемента И 66, Выход 20 проверки свершения ветви соединен с выходом элемента И 64. Выход 23 разрешения выдачи результатов соединен с выходом элемента И 62. Узлы 37-42 памяти предназначены для хранения информации о топологии моде. лируемой сети (узел 37 памяти - для хранения номера начального узла ветви по адресу номера данной ветви; узел 38 памяти - для хранения номера конечного узла ветви по адресу номера данной ветви; узел 41 памяти - для хранения по адресу номера узла номера ветви, первой из списка ветвей, выходящих из данного узла; узел 42 памяти - для хранения по адресу номера узла номера ветви, первой из списка ветвей, входящих в данный узел; узел 39 памяти - для хранения в виде списков номеров ветвей, выходящих из узлов сети, а узел 40 памяти - для хранения в виде списков номеров ветвей, входящих в узлы сети). Регистр 43 адреса выходящей ветвии регистр 44 адреса входящей ветвив блоке 2 формирования топологиигпредставляют собой регистры с параллельным приемом информации.Регистр 43 предназначен для промежуточного хранения номера ветви при определении ветвей, выходящих из 5 узла, а регистр 44 - для промежуточного хранения адресов (номеров) ветвей, входящих в узел. Регистры 45 и 46 выполнены аналогичным образом и предназначены для хранения адреса 10 рассматриваемого узла сети и для постоянного хранения адреса конечного узла сети.Дешифратор 51 сравнения кодов предназначен для поразрядного сравнения кодов из регистров 45 и 46.Дещифраторы 49 и 50 состояния Х предназначены для сравнения поступающих на них кодов с кодовой комбинацией состояния Х, заданного постоян" 20 но в схеме.Блок 3 моделей ветвей (фиг. 3) содержит о моделей 68 ветвей (где и- количество ветвей в максимальном сечении сети) и узел 69 поиска моделей 25 ветвей, Цифрами в скобках обозначены порядковые номера совершенно одинаковых по своему конструктивному исполнению и функциональному назначе-. нию блоков.; узлов, элементов и полю- ЗО сов. Каждая модель 68 ветви (фиг. 3) состоит из формирователя 70 временных интервалов, триггеров 71 и 72, элементов И 73-78, элемента ИЛИ 79, элементов 80 и 81 задержки. З 5Схема узла 69 поиска моделей ветвей, детализированная на фиг. 3, содержит шифратор 82 адреса и элементы ИЛИ 83 и 84Входы.29(1),29(2) 29(л) кода длиртельности ветви соединены с входамиэлементов И 77(1),77(2) 77(п). Входы 30(1), 30(2) 30(Л) измерительной серии импульсов соединены с входами элементов И 78(3), 78(2) 45 78(л) узла 68 моделей ветвей. Вход 18(1) поиска свободной моцели ветви соединен с входами элементов И 75(1) и 76(1) первой модели 68(1) ветви. Выход элемента И 75(1) первой модели 50 68(1) ветви соединен с входом 18(2) поиска свободной модели ветви второй модели 68(2) ветви, выход элемента И 75(2) второй модели 68(2) ветви соединен с входом 18(3) поиска сво бодной модели ветви третьей модели 68(3) ветви и т.д, до в. Вход 22 поиска прерывания соединен с входом е элемента ИЛИ 83 узла 69 поиска моделей ветвей блока 3 моделей ветвей.Выход элемента ИЛИ 83 узла 69 поискамоделей ветвей соединен с входом (1,1)поиска прерывания первой модели 68(1)ветви. Первая цифра в скобках обозначает более высокий в иерархии порядковый номер (в данном случае номермодели ветви), а вторая - более низкий в иерархии номер (В данном случаепорядковый номер входа или выходаэтой модели).Входы (1, 1), (2, 1),, (и, 1) поиска прерывания моделей 68(1), .68(2),; 68(о) ветвей соединены свходами элементов И 73(1), 73(2)73(о) и 74(1), 74(2)74(л). Выходэлемента И 73(1) первой модели 68(1)ветви соединен с входом (2,1) поискапрерывания второй модели 68(2) ветви,выход элемента И 73(2) второй модели68(2) ветви соединен с входом(3,1) поиска прерывания третьеймодели 68(3) ветви и т.д. доь-й модели ветви. Выходы (1,2),(2,2);,(ь,2)переполнения формирователей 70(1),70(2)70(в )временных интервалов моделей 68(1),68(2),68(о)ветвей соединены с входами элемент ИЛИ 83 узла 69 поиска моделей ветвей.Выходы (1,4), (2,4) (п,4) сигналовпрерывания с выходов элементов И74(1), 74(2)74(ь) моделей 68(1),68(2), 68(п) ветвей соединены с входами элемента ИЛИ 84Выходы (1,3),(23)(п,З) кода моделей ветвейс выходов элементов ИЛИ 79(1),79(2),. ,79(в) моделей 68(1),68(2) 68(о)ветвей соединены свходами элемента ИЛИ 84,Выходы (1,3),(2,3)(ь,З) кода моделей ветвейс выходов элементов ЮК 79(1),79(2)79(п)моделей 68(1),68(2)68(о) ветвей:соединены свходами шифратора 82 адреса узла 69поиска моделей ветвей. Выход 25 прерывания блока 3 моделей ветвей соединен с выходом элемента ИЛИ 84 узла69 поиска моделей ветвей. Выход 24номера модели ветви соединен с выходом шифратора 82 адреса узла 69 поиска модели ветви.Формирователи 70(1), 70(2)70(п) временного интервала моделей68(1), 68(2), 68(п) ветвей предназначены для временного моделирования длительностей ветвей сети имогут быть выполнены в виде двоично116195 го счетчика с параллельным вводом исходно информации.Шифратор 82 адреса узла 69 поиска моделей ветвей предназначен для формирования адреса каждой модели ветви, 5Устройство работает следующим образом.В узлы 37-42 памяти блока 2 форми. рования топологии в виде списков заносится информация о топологии моде О лируемой сети. Регистры 43-45 пред" варительно обнуляются, а в регистр 46 конечного узла сети заносится код номера конечного узла сети. Триггеры 9, 47, 48, 71(1), 71(2)719) 5 72 (и ), 72 (1), 72 (2) 72 (о) находятся первоначально в нулевом состоя нии, узел 7 памяти меток. свершения блока управления обнуляется.После начального установа на по люс 36 блока 2 формирования топологии подается код номера ветви, выходящий иэ узла, принятого при данном решениц за начальный. Начальный узел, таким образом, определяется по адре су номера ветви в узле 37 памяти блока формирования топологии.В некоторый момент времени сигнал "Пуск", поступающий на полюс 34, про" ходит через элемент ИЛИ 60 и устанавливает триггер 48 в единичное состояние. Единичное состояние триггера 48 разрешает прохождение серии импульсов ГИ 1 (полюс 31) и ГИ 2 (полюс 32) соответственно через элементы И 65 и 66. Кроме того, сигнал "Пуск" поступает на вход элемента 52 задержки и на вход считывания узла 37 памяти начальных узлов. При поступлении сигнала разрешения выборки в 40 узле 37 памяти происходит считывание ячейки памяти по адресу номера ветви, поступающего с полюса 35. Так как.ветвь вь 1 брана как выходящая из начального узла сети, то на выходе узла 37 памяти появляется код начального узла сети, который поступает через элемент ИЛИ 55 на адресный вход узла 41 памяти первой выходящей ветви. Через время задержки, 50 достаточное для считывания информации из узла 37 памяти, сигнал "Пуск" появляется на выходе элемента 52 задержки и поступает через элемент ИЛИ 54 на вход считывания узла 41 памяти. Сигнал выборки по адресу начального узла позволяет сосчитать из узла 41 памяти код номера ветви,8являющейся первой в списке ветвей, выходящих из начального узла сети. Код первой выходящей ветви с выхода узла 41 памяти поступает через элемент ИЛИ 56 на информационный вход регистра 43 выходящей ветви и записы вается в него по первому импульсу ГИ 1, поступившему на управляющий вход регистра с выхода элемента И 65.Записанный код первой выходящей ветви с выхода регистра 43 поступает на адресный вход узла 39 памяти, а также через выходной полюс 16 блока 2 формирования топологии - на адрес,ный вход узла 5 памяти длительностей и информационный вход узла 6 памяти номеров моделируемых ветвей блока 1 управления.Затем импульс ГИ 2, сдвинутый относительно импульса ГИ 1, поступает на вход считывания узла 39 памяти и по адресу первой выходящей иэ начального узла ветви осуществляет выборку второго номера ветви, выходящей из того же узла. Одновременно импульс ГИ 2 поступает на .вход считывания уз" ла 5 памяти длительностей, элемента 13 задержки блока 1 управления и вхор 18 поиска свободной модели ветви бло. ка 3 моделей ветвей. По сигналу ГИ 2 и адресу номера первой выходящей из узла ветви в регистре 43 осуществляется считывание кода длительности этой ветви из узла 5 памяти длительностей. Одновременно сигнал поиска свободной модели ветви с полюса 18 поступает на входы элементов 75(1) и 76(1) первой модели 68(1) ветви блока 3 моделей ветвей. Так как все модели ветвей свободны, то триггер 71(1) будет находиться в нулевом со" стоянии и сигнал с выхода элемента 76(1) через элемент 81(1) задержки поступит на вход установки единичного состояния триггера 71(1), который через время задержки, достаточное для срабатывания всех элементов, установит его в единичное состояние, что означает занятость процессом моделирования длительности некоторой ветви первой модели ветви, Одновременно сигнал с выхода элемента И 76(1) поступает на первый вход элемента И 77(1) и через элемент ИЛИ 79(1) на вход шифратора адреса, На второй вход элемента И 77(1) поступает через вход 29 кода длительности код длительности ветви, который через эле 9 1161 мент И 77(1) заносится в качестве исходной информации в формирователь 70 временного интервала. С выхода шифратора 82 адреса полученный по сигналу с полюса (1,3) код адреса модели вет-.ви поступает на адресный вход узла б памяти номеров моделируемых ветвей блока управления. Через время, достаточное для организации описанных процессов в блоке 3 моделей ветвей, на выходе элемента 13 задержки блока 1 управления появляется сигнал, поступающий на вход записи узла 6 памяти номеров моделируемых ветвей. Сигнал записи позволяет записать по 1 адресу номера выбранной модели ветви (в данном случае первой) номер ветви, длительность которой внесена уже в формирователь 70(2) временного интервала данной модели ветви. На этом 10 заканчивается подготовка первой выхо дящей из узла ветви к процессу временного моделирования длительности. Для этого, суммируя описанное, выполняется считывание из блока 2 форми рования топологии адреса ветви, затем считывание ее длительности, поиск свободной от вычислений модели ветви, ввод в ее Формирователь временного интервала кода длительности 30 ветви и запись в узел номера моделируемых ветвей по адресу номера выбранной модели ветви номера первой , ветви.Далее считанный по адресу номера первой выходящей ветви из узла 39 памяти выходящих ветвей блока 2 формирования топологии номер следующей ветви в списке выходящих из узла ветвей поступает наинформационный 40 вход регистра 43 и с приходом второго импульса ГИ 1 записывается в указанный регистр. Записанный в регистр 43 код поступает вновь на адресный вход узла 37 памяти, а также через полюс 16 яа адресный вход узла 5 памяти и информационный вход узла 6 памяти. С приходом второго импульса ГИ 2 из узла 5 памяти длительностей считывается длительность второй ис- у ходящей из узла ветви и поступает череэ полюс 29 на входы элементов И 77(1), 77(2),.,77(о) всех моделей ветвей блока 3 моДелей ветвей. Одновременно через полюс 18(1) на 55 входы элементов 75(1) и 76(1) поступает сигнал поиска свободной модели ветви. Так как триггер 7 1(1) первой 951 10модели ветви находится в единичном состоянии, означающем его занятость, то сигнал с выхода элемента 75(1) поступает на вход 18(2) второй модели ветви, триггер 71(2) которой находится в нулевом состоянии. Тогда сигнал с выхода элемента И 76(1) поступает на вход элемента И 77(2) и в формирователь временных интервалов вводится исходная информация о коде длительности ветви. Одновременно сигнал с выхода элемента И 76(2) через элемент 80(2) задержки устанавливает триггер 71(2) в единичное состояние, по этому же сигналу ня выходе шифратора 82 адреса формируется номер второй модели ветви, который через .полюс 24 поступает на адресный вход узла б памяти номеров моделируе" мых ветвей, и при появлении через некоторое время сигнала на выходе элемента 13 задержки в памяти по,адресу номера модели ветви записывается номер ветви, код длительности которой введен в формирователь 70 временного интервала данной ветви.Так осуществляется подготовка ветвей, выходящих из начального узла, к процессу временного моделирования их длительностей до тех пор, пока не будет сосчитана последняя ветвь из списка, По адресу ее номера в узле 39 памяти будет считан код Х, который записывается в регистр 43. В этом случае, так как выход регистра 43 подключен к дешифратору 49 состояния Х, в комбинационной схеме путем сравнения кодов будет определена информация о конце списка, записанная в регистре 43 блока 2 формирования топологии. Дешифратор 49 вырабатывает на выходе сигнал, который поступает на нулевой вход триггера 48, сбрасывает его в нулевое состояние, кроме того, сигнал с выхода дешифратора поступает на полюс 21. С полюса 2 1 сигнал (поиска прерывания) поступает на единичный вход триггера прерывания и устанавливает его в единичное состояние, одновременно сигнал поиска прерывания поступает в блок 3 моделей ветвей. Так как выполняется моделирование длительностей ветвей, выходящих из начального узла сети, и моделей ветвей, закончивших процесс моделирования, не имеется, то триггер 9 пре" рывания остается в единичном состоянии и на счетный вход узла 8 измере11619 ния длиннейшего тути и через полюс 30 во все формирователи 70 временного интервала моделей ветвей, триггеры 71 которых находятся в единичном состоянии, начнет поступать импульс серии ГИ 1, Так продолжается до тех пор пока один из формирователей 70 временного интервала не выдаст сигнал об окончании процесса временного моделирования длительности ветви. 1 ОСигналы с выхода формирователей 70(1),70(2)70 Ь) временного интервала поступают на единичные входы триггеров 72(1), 72(2) 72(6) и устанавливают триггеры в единичное 15 состояние. Одновременно сигнал с выхода формирователя 70 поступает через элемент ИЛИ 83 на вход поиска прерывания (1,1) первой модели ветви и в случае, если триггер 72(1) нахо дится в единичном состоянии, сигнал прерывания с выхода элемента 74(1) поступает через элемент ИЛИ 84 через полюс 25 в блок управления,1, устанавливает триггер 71(1) в нулевое состояние, что означает освобождение модели ветви для последующих вычислений. Одновременно этот же сигнал через элемент 80 задержки сбрасывает триггер 72(1) в нулевое состояние и 30 выдает с полюса (1,3) сигнал на вход шифратора 82 адреса, по которому фор мируется номер данной модели ветви, который через полюс 24 поступает в блок 1 управления. Номер модели вет- З ви с полюса 24 поступает на адресный вход узла 6 памяти номеров моделируемых ветвей. При получении с полюса 25 сигнала прерывания, который поступает на вход считывания узла 6 40 памяти номеров моделируемых ветвей, считывается по адресу номера модели ветви номер ветви сети, который поступает через элемент ИЛИ 12 на ад- ресный вход узла памяти меток свер- а шения ветвей, Через время, достаточное для считывания номера ветви, на вход записи через элемент 14 задержки поступает сигнал прерывания, по адресу номера ветви в узел 7 памяти у меток свершения ветвей записывается метка "1", характеризующая свершение процесса моделирования длительности данной ветви. Через время, достаточное для записи метки, с вы- у хода элемента 15 задержки сигнал прерывания поступает через полюс 28в блок 2 формирования топологии. Че 51 грез полюс 26 с выхода узла 6 памяти номера моделируемой ветви в блок формирования топологии поступает номер ветви.Код номера ветви с полюса 26 поступает на адресный вход узла 38 памяти конечного узла, а сигнал начала анализа ветви с полюса 28 поступает на вход триггера 47 и устанавливает его в единичное состояние. Единичное состояние триггера 47 разрешает прохождение импульсов ГИ 1 (полюс 31) и ГИ 2 (полюс 32) через элементы И 63 и 64. Кроме того, сигнал начала ана" лиза ветви поступает на вход линии 53 задержки и на вход считывания узла 38 памяти. С приходом сигнала выборки в узле памяти конечного узла 38 по адресу номера ветви, выз,вавшей прерывание, происходит считйвание ячейки памяти, в которой записан номер конечного узла рассмат. риваемой ветви. Код считанного номера узла с выхода узла 38 памяти поступает на адресные входы узла 42 памяти первой выходящей ветви И на информационные входы регистра 45 конечного узла. Через время задержки, достаточное для считывания информации из узла 38 памяти, сигнал начала анализа ветви поступает на управляющий вход регистра 45 конечного узла и на вход считывания узла 42 памяти. По задержанному сигналу начала анализа ветви в регистре 45 происходит запись номера конечного узла ветви, а в блоке 42 памяти по адресу номера конечного узла происходит считывание номе. ра ветви, первой в списке входящих ветвей, в рассматриваемый узел. Код номера первой входящей ветви с выхода узла 42 памяти поступает через элемент ИЛИ 58 на информационный вход регистра 44 входящей ветвии записывается в него по первоиу импульсу ГИ 1,поступающему на управляющий вход регистра с выхода элемента И 63. С выхода регистра 44 код номера первой входящей ветви поступает через полюс 19 на адресный вход узла 7 памяти ме" ток свершения ветвей блока 1 управления и на адресный вход узла 40 памяти входящих ветвей, Первый импульсу ГИ 2 поступает с выхода элемента 64 на вход считывания узла 40 памяти блока формирования топологии и через полюс 20 на вход считывания узла 7 памяти меток свершения ветвей блока