Устройство для определения длиннейшего пути в сетях

союз сов социдлис РеспуБли(11) 1)С 06 Е 15/2 ГосудАРстБенный по дклдм изоьре МИТЕТ ССС ий и отнРЬ ПИСАНИЕ ИЗОБРЕТА ВТОРСКОМУ СВИДЕТЕЛЬСТВУ 11вг 4050792( 07.04.86 23,09.87 Институт ргетике(21) (22) (46) (71) юч. Ф 35 чиечировани проблем мо АН УССР ов, А,А,Ко В,П.Приймач трой э(54) УСТРОЙСТВО Д 11 Я ОПРЕДЕЛЕНИЯ ДНЕЙШЕГО ПУТИ В СЕТЯХ(57) Изобретение относится к вычительной технике, в частности к спциализированным вычисчитечьным усствам цчя решения задач организацного управления и теории графов,Печью изобретения является расширфункционачьных возможностей устрова за счет вычисления полного резва времени дчя ветви. Устройстводержит блок 1 управления, два бч2, 4 формирования топологии и бч3 моделирования ветвей, 3 ич,17 133958хождение серии импульсов ГИ(полюс 166) и ГИ 2 (цолюс 67) соответственночерез элементы И 106 и 107, Кроме то о, сигнал с выхода элемента ИЛИ 1005поступает на вход элемента 91 задержи и на вход считывания узла 76 памяти начальных узлов, При поступлениисигналя считывания в узле 76 памятиЗгроисходит считывание ячейки памятипо адресу номера ветви, выходящей иэначального узла сети, код которой присутствует на полюсе 71, Так как выбранная ветвь выходит из начальногоузла сети, то ца выходе узла 76 памяти появится код начального узла сети,который поступает через элемент ИЛИ94 ца адресный вход узла.80 памятипервой выходящей ветви, В это же время на вход считывания узла 80 памятипоступает через элемент ИЛИ 93 сигналс выхода элемента 91 задержки, В результате этого из узла 80 памятисчитывается код номера первой ветвииз списка выходящих ветвей из начального узла сети, Код первой ветви, выходящей из начального узла, с выходаузла 80 памяти поступает через элемент ИЛИ 95 на информационный входрегистра 82 выходящей ветви. При этом Зо производится подготовка к временному моделированию длительности первой. ветви, выходящей из начального узласети, Затем определяются номера следующих ветвей из списка ветвей выходя 35 щих из начального узла сети, с после-. дующей подготовкой к временному моделированию их длительностей. Далее моделирование.сети в устройстве выполняется аналогично, моделирование длительностей ветвей сменяется формированием топологии заданной сети. Однако имеются следующие отличия; узел 9 измерения длиннейшего пути работает в режиме вычитания; при определении 45 номера свершившейся ветви по сигналу прерывания (полюс 45) в блоке 1 управления осуществляется сравнение кода номера ветви считанного из узла 7 памяти с кодом номера заданной ветви из регистра 17Так по сигналу прерывания, поступающему из блока 3 моделей ветвей (полюс 45), в узле 7 памяти блока 1 управления по адресу номера модели ветви (полюс 44) произво - дится считывание номера сформированной ветви. Код этой ветви поступает ца дешифратор 19 и сравнивается с. кодом номера заданной ветви, хранящем 1 18 ся в регистре 17 номера заданной ветви,Если код номера заданной ветви(регистр 17) це совпадает с кодомномера ветви, считанной из узла 7 памяти номеров моделируемых ветвей, тоустройство продолжает работу без изменений,Если же код номера заданной ветви(регистр 17) совпадает скодом номераветви, считанного иэ узла 7 памяти,то в устройстве сформирован временной интервал, равный величине раннего окончания заданной ветви, и в узле9 изменения длиннейшего пути содержится код разности величины длиннейшегопути сети и величины раннего окончания заданной ветви, В этом случае навыходе дешифратора 19 сравнения кодоввырабатывается сигнал равенства, Сигнал с выхода дешифратора 19 проходитчерез элемент И 25, на втором входекоторого присутствует разрешение свыхода триггера 20, и устанавливаеттриггер 21 обратного хода в единичноесостояние.Единичное состояние триггера 21через полюс 65 в блоке 4 формированиятопологии запрещает работу блока 2формирования топологии, выдавая запрет на полюс 60. Кроме того, единичный выход триггера 21 разрешает про- .хождение сигнала с выхода дешифратора1 8 сравнения кодов через элемент И 24.Сигнал равенства кодов с выходаэлемента И 25 поступает в блок 4 формирования топологии (полюс 75) и устанавливает триггеры 86 и 87 в исходное состояние. Этот же сигнал с выхода элемента И 25 через элемент 33задержки поступает на входной полюс63 блока 3 моделей ветвей и входнойполюс 63 блока 4 формирования топологии, Сигнал с полюса 63 блока 3 моделей ветвей через элементы ИЛИ 121(1),121(2),, 12(и) и 122(1), 122(2),,122(п) устанавливает триггеры112(1), 312(2),. ,112(п) и 113(3),3 3 (2) 3 13 (и) в нулевое состояние.В результате все модели ветвей устанавливаются в исходное состояние,Сигнал с полюса 64 блока 4 формирования топологии поступает на вход триггера 87 и .устанавливает его в единичное состояние. Разрешающий сигнал с выхода триггера 87 разрешает прохождение импульсов ГИ 1 (полюс 68)193-9 г и2 (полюс 69) соответственно че - рез элементы И 106 и 107. На входах элементов И 104-107 при этом присутствует также разрешающий сигнал с полю 5 са 65. Кроме этого, сигнал с выхода элемента И 1 И 100 поступает на вход элемента 91 задержки и на вход считывания узла 76 памяти конечных узлов. На адресный вход узла 76 памяти с по- О люса 73 поступает номер ветви, входящей в конечный узел сети, поэтому по сигналу считывания из узла 76 памяти будет считан код конечного узла сети, Код конечного узла сети поступает че рез элемент ИЛИ 94 на адресный вход 80 памяти первой входящей ветви. В 1это же время сигнал с выхода элемента 91 задержки, задержанный на время, достаточное для считывания информации с узла 76 памяти, через элемент ИЛИ 93 поступает на вход считывания узла 80 памяти. 11 о этому сигналу осуществляется считывание номера первой ветви в списке ветвей, вхо дящих в конечный узел сети. Номер первой ветви с выхода узла 80 памяти поступает через элемент 95 на информационный вход регистра 82 входящей ветви и записывается в негопо перво- ЗО му импульсу ГИ 1, поступающему с выхода элемента И 106 на управляющий вход регистра. Записанный код первой входящей ветви с выхода регистра 82 поступает на адресный вход узла 78 памяти, на вход дешифратора 88, а так-. же через входной полюс 46 блока 1 управления и элемент ИЛИ 31 на адресный вход узла б памяти длительностей ветвей, на информационный вход узла 7 памяти и на вход дешифратора 18. Если поступающий номер ветви отличается от номера ветви, записанного в регистре 17 номера заданной ветви, то импульс ГИ 2 поступает с выхода эле мента И 107 на вход считывания узла 78 памяти, По импульсу ГИ 2 и адресу номера первой ветви считывается .номер второй ветви, цходящей в тот же конечный узел. Одновременно импульс ГИ 2 с выхода элемента И 107 черезвходной полюс 47 блока 1 управления (элемент ИЛИ 32) поступает на вход считывания узла 6 памяти длительностей ветвей, вход элемента 14 задержки55 и на входной полюс 38 поиска свободных моделей ветвей блока 3 моделей ветвей. Считанный код длительности, данной ветви с выхода узла 6 памяти 8120поступает через полюс 6 н блок 3 моделей ветвей. По сигналу, поступающему с полюса 39, в блоке 3 моделей ветвей определяется номер свободной модели ветви, в формирователь 111 временных интервалов которой загружается код длительности ветви. Код номера выбранной ветви с блока 3 моде - лей ветвей через полюс 44 поступает на адресный вход узла 7 памяти блокауправления. По сигналу с выхода элемента 4 задержки в узел 7 памяти записывается номер ветви по адресу номера модели ветви, поступающего с полюса 44 блока 3 моделей ветвей.Считанный код номера второй ветви, входящей в конечный узел сети, с выхода узла 78 памяти через элемент ИЛИ 95 на информационный вход регистра 82 входящих ветвей. По второму импульсу ГИ 1, поступающему с выходаэлемента И 106, код номера второй ветви записывается в регистр 82. Записанный номер второй ветви с выхода регистра 82 поступает на адресный вход узла 78 памяти, на вход дешифратора 88 и через входной полюс 46 блока управления (элемент ИЛИ 31) - на адресный вход узла б памяти, на информационный вход узла 7 памяти и на вход дешифратора 18 сравнения кодов. Если номер рассматриваемой ветви отличается от номера ветви, хранящегося в регистре 17, то по второму импульсу ГИ 2, поступающему с выхода элемента. И 107, с узла 78 памяти считывается код номера третьей ветви. Одновременно импульс с выхода элемента И 107 через входной полюс 47 блока 1 управления (элемент Ю 1 И 32) поступает на вход считывания узла 6 памяти и на вход элемента 14. задержки, а также через полюс 38 - в блок 3 моделей ветвей. Считанный код длительности рассматриваемой ветви с выхода узла 6 памяти поступает через полюс 61 в блок 3 моделей ветвей, 11 о сигналу, поступающему с полюса 38, в блоке 3 моделей ветвей осуществляется поиск свободной модели ветви и загрузки ко;, да длительности рассматриваемой ветви в формирователь временных интервалов найденой модели ветви. Номер най. - деной модели ветви с блока 3 моделей ветвей через полюс 44 поступает на адресный вход узла 7 памяти блока управления. По сигналу, поступающему с выхода элемента 14 задержки, в21 3395узел 7 памяти записывается код номера ветви по адресу номера выбранной модели ветви. Так осуществляется подготовка ветвей, входящих в конечный5узел, к процессу временного моделирования длительностей до тех пор, пока не будет подготовлена к процессу моделирования длительности последняя ветвь из списка ветвей, входящих в конечный узел. По адерсу номера последней ветви из списка входящих ветвей из узла 78 памяти будет считан код х(метка окончания списка), который записывается по очередному импульсу ГИ 1 в регистр 82, В этом случае в схеме сравнения кодов определяется информация о конце списка. Дешифратор 88 Формирует сигнал, который через элемент ИЛИ 101 устанавливает триггер 87 в нулевое состояние, этот же сцгнал с выхода дешифратора 88 через элемент ИЛИ 56 и полюс 50 блока 4 формирования топологии поступает в блок 1 управления. Сигнал с входного 25 полюса 50 блока 1 управления через элемент ИЛИ 27 поступает на вход триггера 10 и устанавливает его в единичное состояние, Одновременно сигнал с выхода элемента ИЛИ 27 поступает через полюс 42 поиска прерывания в блок 3 моделеи ветвей.По сигналу, поступающему с полюса 42, в блоке 3 моделей ветвей производится поиск моделей ветвей, закон 35 чивших процесс временного моделирования длительностей ветвей. Если в блоке 3 моделей ветвей нет моделей ветвей, закончивших процесс моделирования длительности ветвей, то разрешающие сигналы с выходов триггеров 10 и 20 разрешают прохождение импульсов ГИ 2 (полюс 70) через элемент И 22 на вход вычитания узла 9 измерения длиннейшего пути и одновременно через элемент ИЛИ 26 (полюс 26) в блок 3 моделей ветвей.Импульсы ГИ 2 с выхода элемента И 22 поступают на вход узла 9 измерения длиннейшего пути и в блок 3 моде 50 лей ветвей до тех пор, пока одни или несколько формирователей временных интервалов моделей ветвей не закончат процесс временного моделирования длительности ветви (ветвей), В этом55 случае блок 3 моделей ветвей опреде-,. ляет номер ветви, формирователь 111 временных интервалов которой закончил процесс моделирования длительности. 81 22Номер найденной модели ветви поступает через полюс 44 из блока 3 моделейветвей на адресный вход узла 7 памяти блока 1 управления. Одновременнос блока 3 моделей ветвей через полюс45 поступает сигнал прерывания навход триггера 10 и устанавливает егов нулевое состояние, так как импульсы ГИ 2 через элемент И 22 не проходят, Сигнал прерывания с полюса 45поступает на вход считывания узла 7памяти и на вход элемента 15 задержки.С узла 7 памяти по сигналу прерываниясчитывается номер ветви, процесс моделирования длительности которой закончился. По адресу номера ветви, поступающему с выхода узла 7 памятичерез элемент ИЛИ 13 в узел 8 памятиметок свершения ветви, и по сигналус выхода элемента 15 задержки производится запись метки "1", Сигнал свыхода элемента 16 задержки поступаетчерез полюс 57 в блок 4 формированиятопологии,Сигнал начала анализа свершенияветви с полюса 57 блока 4 формирования топологии поступает на вход триггера 86 и устанавливает его в единичное состояние. Разрешающий сигналс выхода триггера 86 разрешает прохождение импульсов ГИ 1 (полюс 68) иГИ 2 (полюс 69) соответственно черезэлементы И 104 и 105. Одновременносигнал с полюса 57 поступает на входэлемента 92 задержки и на вход считывания узла 77 памяти, на адресныйФвход которого с узла 7 памяти блока1 управления (полюс 53) поступает но;.мер ветви, вызвавшей прерывание процесса временного моделирования. Посигналу выборки из узла 77 памятисчитывается код номера началЬногоузла рассматриваемой ветви, Номер.начального узла с выхода узла 77 памя-.ти поступает на адресный вход узла81 памяти и на информационный .входрегистра 84 начального узла. Задержанный сигнал с выхода элемента 92 задержки поступает на вход считыванияузла 81 памяти первой исходящей ветвии на управляющий вход регистра 84,Код начального узла, считанного с узла 77 памяти, записывается в регистр84, а с узла 81 памяти считываетсякод номера первой ветви из списка ветвей, выходящих из рассматриваемогоузла. Считанный код номера ветви свыхода узла 81 памяти через элемент23 ваемого узла,Описанный процесс анализа спискаветвей, выходящих из рассматриваемогоузла, продолжается до тех пор, покане будут опрошены все ветви спискачто соответствует выполнению функцииконъюнкции относительно выходящих изузла ветвей, В этом случае по адресупоследнего номера ветви в списке изузла 79 памяти будет считана информация х, определяющая конец списка,Код х записывается в регистр 83 выходящей ветви и далее поступает навход дешифратора 89 состояния х, который путем сравнения кодов вырабатывает сигнал конец списка, Полученныйсигнал с выхода дешифратора 89 черезэлементы ИЛИ 98 и 99 устанавливаеттриггеры 86 и 87 соответственно в нулевое и единичное состояния, Сигналс выхода дешифратора 89 поступает также через элемент ИЛИ 93 на вход считывания узла 80 памяти первой входящей ветви, В это же время, на адресный вход узла 80 памяти поступает кодномера сформированного узла с выходарегистра 84, По сигналу, поступающемуна вход считывания узла 80 памяти,определяется номер первой ветви изсписка ветвей входящих в рассматриваемый узел,133958Ш 1 97 поступает на информационныйвход регистра 83 выходящей ветви. Попервому импульсу ГИ 1, поступающемус выхода элемента 104, в регистр 835записывается код первой ветви, считанной из узла 81 памяти, Код номераветви, записанного в регистре 83,поступает на вход дешифратора 89, наадресный вход узла 79 памяти и черезвходной полюс 48 блока 1 управления(элементы ИЛИ 29 и 13) на адресныйвход узла 8 памяти блока 1 управленияДалее первый импульс ГИ 2 с выходаэлемента И 105 поступает через полюс49 в блок 1 управления, Импульс ГИ 2с полюса 49 поступает через элементИЛИ 30 на вход считывания узла 8 памяти, Считанная метка свершения ветви с выхода узла 8 памяти поступаетна входной полюс 55 блока 4 формирования топологии. Если метка свершения ветви отсутствует, то сигнал сполюса 55 через элементы НЕ 108и ИЛИ 98 поступает на вход триггера 86 и устанавливает его в нулевоесостояние. Одновременно сигнал с выхода элемента НЕ 108 через элементИЛИ 98 поступает на входной полюс 50блока 1 управленияСигнал с полюса50 через элемент ИЛИ 27 поступаетна вход установки в единичное состояние триггера 10 блока 1 управления,устанавливая его в единичное состояние. Одновременно сигнал с выхода эле.35мента ИЛИ 27 блока 1 управления по-.ступает через полюс 42 в блок 3 моделей ветвей. По сигналу поиска прерывания, поступаюшему с полюса 42 вблоке 3 моделей ветвей, производитсяпоиск моделей ветвей, закончившихпроцесс моделирования,Если же сигнал метки свершения ветви с полюса 55 блока 4 формирователятопологии имеет единичное состояние,т.е, процесс формирования длительности для ветви закончился, то он разрешает прохождение импульса ГИ 2 через элемент И 102 с выхода элементаИ 105 на вход считывания узла 79 памяти. В это же время с выхода регистра 83 код номера первой ветви из списка ветвей, выходящих из рассматриваемого узла, поступает на адресныйвход узла 79 памяти. По адресу первой55выходящей ветви из узла 79 памяти будет считан код номера второй ветви всписке ветвей, выходящих из рассматоиваемого узла. Этот код поступает24через элемент 1% 97 на информационный вход регистра 83 и записываетсяв него с приходом второго импульсаГИ 1 с выхода элемента 04Далее поадресу второй ветви (полюс 48) с новлюса 49 производится считывание изузла 8 памяти метки свершения даннойветви, Если вновь имеется метка свершения то переходят к следующей ветви из списка выходящих из рассматри-. Далее продолжается описанный процесс подготовки к временному моделированию длительностей тех ветвей, которые входят в данный сформированный узел,Описанные процессы подготовки ветвей к временному моделированию их длительностей и анализа ветвей, закончивших процесс временного моделирования, будут чередоваться в указанном порядке до тех пор, пока при очередном процессе подготовки ветви к моделированию ее длительности окажется, что код ее номера совпадает с кодом, записанным в регистре 17 номера заданной ветви, В этом случаеУстройство для определения длиннейшего пути в сетях, содержащее блок 25управления, первый блок Формированиятопологии, блок моделирования ветвей,генератор тактовых импульсов, первыйвыход которого подключен к первомутактовому входу первого блока Формиро.ЗО вания топологии, второй выход генератора тактовых импульсов подключен квторому тактовому входу первого блока формирования топологии и .к тактовому вхо,цу блока управления, выходы с 35 первого по пятый которого подключенысоответственно к входам признака начала анализа прохождения ветви, признака начала прохождения ветви, номера анализируемой ветви первого блока 40Формирования топологии и к входам кодов длительности ветви и измеряемойсерии блока моделирования ветвей, выходы номера модели ветви и выход прерывания блока моделирования ветвей 45 подключены соответственно к первому и второму входам задания режима блока управления, первый информационный вход устройства подключен к входу кода номера ветвей, выходящих из началь 50 ного узла моделируемой сети, первого блока Формирования топологии, вхоц .запуска устройства подключен к входу запуска первого блока формирования . топологии, причем блок управления со держит узел измерения длиннейшего пути, триггер прерывания, с первого по третий узлы памяти, с первого по третий элементы задержки, два элемен 25 1339дешифратор 18 сравнения кодов блока1 управления по результату сравнениядвух кодов формирует сигнал, которыйпоступает через элементы И 24 и ИЛИ28 на вход элемента И 12. В данный5момент времени в узле 9 измерениядлиннейшего пути из величины длиннейшего пути сети будет дополнительновычтена еще величина длиннейшего пути из конечного узла сети в конечныйузел рассматриваемой ветви Код, хранящийся в узле 9, соответствует величине полного резерва ветви номеркоторой записан в регистре 17 номеразаданной ветви,Сигнал, поступающий с выхода дешифратора 18, разрешает прохождениекода величины полного резерва с выхода узла 9 измерения длиннейшего путичерез элемент И 12 на выходной полюс7 блока 1 управления,Формула изобретения 581 26та ИЛИ и два элемента И, при этомтактовый вход блока управления подключен к первому входу первого элемента И, первый и второй выходы блокауправления подключены к выходам соответственно первого элемента задержкии первого узла памяти выход второгоузла памяти подключен к первому входу первого элемента ИЛИ и третьемувыходу блока управления, четвертыйи пятый выходы которого подключены квыходам соответственно третьего узлапамяти и второго элемента ИЛИ, выходвторого элемента задержки подключенк входу записи второго узла памяти,адресный вход которого подключен кпервому входу задания режима блокауправления, второй вход задания режима которого подключен к входу установки в "О" триггера прерывания, к входучтения второго узла памяти и к входутретьего элемента задержки, выход которого подключен к входу записи перво.го узла памяти и к входу первого элемента задержки, выход триггера прерывания подключен к второму входу первого элемента И, выход которого подключен к первому информационному входу узла измерения длиннейшего пути ик первому входу второго элемента ИЛИ,выход узла измерения длиннейшего путиподключен к первому входу второгоэлемента И, выход первого элементаИЛИ подключен к адресному входу первого узла памяти, о т л и ч а ю -щ е е с я тем, что, с целью расширения функциональных возможностей засчет вычисления полного резерва време-ни для заданной ветви, в него введенвторой блок Формирования топологии,первый и второй тактовые входы которого подключены к первому и второмутактовым входам генератора тактовыхимпульсов, входы признака начала анализа прохождения ветви, признака начала прохождения ветви и номера анализируемой ветви второго блока формирования топологии подключены соответственно к первому, второму и третьему выходам блока управления, второйинформационный вход устройства подключен к входу кода номера ветви,входящей в конечный узел моделируе-мой сети второго блока формированиятопологии, вход режима вычисления резерва времени для заданной ветви уст-.ройства подключен к третьему входузадания режима блока управления,27 гера прерывания и к шестому выходублока управления, выход четвертогоэлемента задержки подключен к седьмому и тринадцатому выходам блока управления, выход шестого элемента ИЛИ подключен к входу чтения третьего узлапамяти, к входу второго элемента задержки и к восьмому выходу блокауправления, выход третьего элементаИ подключен к информационному входутриггера длиннейшего пути и к входупятого элемента задержки, выход которого подключен к девятому выходу Блока управления, к входу записи первогоузла памяти и к входу шестого элемента задержки, выход которого подключенк десятому выходу блока управления,инверсный выход триггера обратногохода подключен к одиннадцатому выходублока управления, а его прямой выход -к первому входу пятого элемента Ии к двенадцатому выходу блока управления, выход четвертого элемента И подключен к входу четвертого элементазадержки, к информационному входутриггера обратного хода и к четырнадцатому выходу блока управления, информационный вход которого подключенк входу регистра, выход которого подключен к второму входу первого и кпервому входу второго дешифраторов,выход седьмого элемента ИЛИ подключенк адресному входу третьего узла памяти, к информационному входу второгоузла памяти и к второму входу второгодешифратора, выход которого подключенк второму входу пятого элемента И,выход которого подключен к второмувходу третьего элемента ИЛИ, выходкоторого подключен к второму входувторого элемента И, выход которогоподключен к пятнадцатому выходу блока управления, прямой выход триггерадлиннейшего пути подключен к первомувходу шестого элемента И и к второму входу четвертого элемента И, а егоинверсный выход подключен к третьемувходу первого элемента И, выходтриггера прерывания подключен к второму входу шестого элемента И, выход 133958шестой, седьмой и восьмой выходы которого подключены к входам поиска,прерывания, сброса моделей ветвей ипоиска свободной модели ветви блока5моделирования ветвей, выходы с девятого по четырнадцатый блока управленияподключены соответственно к входампризнаков конца определения длиннейшего пути, полного резерва и прямогопрохода первого блока формированиятопологии и к входам признака обратного прохода, сброса моделей ветвей,индикации результата расчета второгоблока формирования топологии, пятнадцатый выход блока управления подключен к выходу результата устройства,входы с четвертого по четырнадцатыйзадания режима блока управления подключены сотетственно к выходам индикации результата расчета, поискапрерывания, номера анализируемой ветви, поиска свободной модели ветви, номера изготавливаемой к моделированиюветви первого блока формирования топологии и к выходам поиска прерывания,номера анализируемой ветви, номераподготавливаемой к моделированиюветви, проверки прохождения ветви,поиска свободной модели ветви второго блока формирования топологии,вход кода номера ветви, резерв которой надо определить, устройство подключено к информационному входу блока управления, причем блок управле 35ния дополнительно содержит триггердлиннейшего пути, регистр, триггеробратного хода, первый и второй дешифраторы, четыре элемента И, шестьэлементов ИЛИ и три элемента задержки, при этом третий вход задания режима блока управления подключен кпервому входу третьего элемента И,четвертый вход задания режима блокауправления подключен к втоРому входу 45третьего элемента И и к первому входутретьего элемента ИЛИ, входы с пятого по четырнадцатый задания режимаблока управления подключены соответственно к первому входу четвертогоэлемента ИЛИ, к первому входу пятогоэлемента ИЛИ, к первому входу шестого элемента ИЛИ, к первому входуседьмого элемента ИЛИ, к первому входу восьмого элемента ИЛИ, к .второму55входу четвертого элемента ИЛИ, к второму входу пятого элемента ИЛИ, квторому входу седьмого элемента ИЛИ,к второму входу восьмого элемента28Ю 1 И и к второму входу шестого элемента ИЛИ, выход второго блока памятиподключен к третьему выходу блокауправления и к первому входу первогодешифратора, выход которого подключенк первому входу четвертого элементаИ, выход четвертого элемента ИЛИ подключен к входу установки в "1" триг г 9которого подключен к второму входу второго элемента ИЛИ и к тактовому входу узла измерения длиннейшего пути, тактовый вход блока управления подключен к третьему входу шестого 339581 3 Оэлемента И, выход восьмого элементаИЛИ подключен к входу чтения первогоузла памяти, выход пятого элементаИЛИ подключен к второму входу перво 5го элемента ИЛИ.1339581 ФигЗ ль В Состав Техр ед ов Ред А, Ворович ктор М. П.Дидык Заказ 42 е роизводственно-полиграфическое предприятие, г, Ужгород, ул, Проектна Тираж 672ИИПИ Государственного копо делам изобретений и035, Москва, Ж, Рауш Подписитета СССРткрытийкая наб., д. 4Изобретение относится к вычислительной технике, в частности к специализированным вычислительным устройствам для решения задач организа-.ционного управления и теории графов,Цель изобретения - расширениефункциональных возможностей за счетвычисления полного резерва временидля заданной ветви, 10На фиг,1 приведена блок-схемаустройства; на фиг.2 - схема блокаформирования топологии; на фиг.З .схема блока моделей ветвей,Устройство содержит блок 1 управления, первый блок 2 Формированиятопологии для моделирования сети впрямом направлении, блок 3 моделейветвей, второй блок 4 Формированиятопологии (для моделирования сети вобратном направлении), генератор 5импульсов.Блок 1 управления содержит триузла 6-8 памяти узел 9 измерениядлиннейшего пути триггер 10 прерывания, первый и второй элементы И 1 и12, первый элемент ИЛИ 13, с перногопо третий элементы 14-16 задержки,регистр 17, первый и второй дешифраторы 18 и 19, триггер 20 длиннейшегопути триггер 21 обратного хода, стретьего по шестой элементы И 22-25,с второго по шестой элементы ИЛИ26-32, с четвертого по шестой элементы33-35 задержки, выход 36 номера подготавливаемой к моделированию ветви блока2, выход 37 поиска свободной моделиветви блока 2 вход 38 поиска свободной модели ветви блока 3, выход 39номера анализируемой нетни блока 2, 40выход 40 проверки прохождения ветвиблока 2, выход 41 поиска прерыванияблока 2, нход 42 поиска прерыванияблока 3, выход 43 индикации результата расчета блока 2, выход 44 номера 45модели ветви блока 3, ныход 45 прерывания блока 3, выход 46 номера подготавливаемой к моделированыо ветвиблока 4, выход 47 поиска свободноймодели ветви блока 4, выход 48 номера 50анализируемой ветви блока 4, выход49 проверки прохождения ветви блока4, выход 50 поиска прерынания блока4, вход 51 режима вычисления резервавремени,цля заданной ветви55Входы 52 и 53 номера анализируемойветви сети блоков 2 и 4, входы 54 и55 признака прохождения ветви блоков2 и 4, входы 56 и 57 признака начала анализа прохождения ветви блоков 2и 4, вход 58 конца определения длиннейшего пути, выход 59 полного резерва блока 2, вход. 60 признака прямогопрохода, выход 61 кода длительностиветви блока 3, вход 62 измерительнойсерии блока 3, входы 63 и 64 сбросамоделей ветвей блоков 3 и 4, вход65 признака обратного прохода блока4, два тактовых входа бб и 67 блока2 два тактовых входа 68 и 69 блока4, тактовый вход 70 блока 1 управления, вход 71 кода номера ветви, выходящей из начапьного узла моделируемойсети, вход 72 запуска, вход 73 коданомера ветви, входящей в конечныйузел сети, выход 74 устройства и выход 75 индикации результата расчета,Блок 1 управления предназначендля организации взаимодействия междублоком 2 формирования топологии илиблоком 4 формирования топологии сблоком 3 моделей ветвей устройства впроцессе моделирования и определениядлиннейшего пути н исследуемой сетиили вычисления полного резерва времени выбранной ветви в исследуемой сети,Блок 2 формиронания топологии предназначен для определения номеров ветвей,входящих в исследуемый узел сети и номеров ветвей, выходящих из исследуемого узла сети, а также для определениямомента окончания моделирования сетипри прямом проходе (проход от начального узла сети к конечному узлу сети).Блок 3 моделей ветвей предназначендля организации нременного моделирова 1ния длительностей ветвей сети. Блок4 формирования топологии предназначендля определения номеровветвей, входящих в исследуемый узел сети и номеров ветвей, выходящих из исследуемогоузла сети при моделировании сети нобратном направлении (от конечного узла к начальному), Генератор 5 импульсов предназначен для формирования серий импульсов ГИ 1 и ГИ 2, сдвинутыхотносительно друг друга,В блоке 1 управления (Фиг,1) узел6 памяти предназначен для храненияинформации о величинах длительностейветвей сети, а именно для храненияпо адресу номера ветви кода длитель-ности данной ветви, Узел 7 памятиблока 1 управления предназначен дляхранения информации о соответствииномера мадели ветви блока 3 моделейветвей и номера моделирования ветви4выходящей ветви узлов сети, узел 81памя ги адресов первой нходяшей ветвиузлов сети, регистр 82 адреса выходящей ветви, регистр 83 адреса входящей нетви, регистр 84 адеса конечногоузла ветви, регистр 85 конечного узласети, триггеры 86 и 87, дешифраторы88 и 89, дешифратор 90 сравнения кодов, элементы 91 и 92 задержки, элементы ИЛИ 93-101, элементы И 102-107и элементы НЕ 108.Узль 76-81 памяти предназначеныдля хранения информации о топологиимоделируемой сети: узел 76 памяти -для хранения номера начального узлаветви по адресу номера данной ветви;узел 77 памяти - для хранения номераконечного узла ветви по адресу номера данной ветви; узел 80 памяти - дляхранения по адресу номера начальногоузла ветви номера ветви, первой всписке ветвей, выходящей из данногоузла; узел 81 памяти - для храненияпо адресу номера конечного узла ветвиномера ветви. первой из списка ветвей,входящей н данньп; узел; узел 78 памяти - для хранения в виде списков номеров ветвей, выходящих из узлов сети,а узел 79 памяти - для хранения в ви,це списков номеров ветвей, входящихв узлы сети.Регистр 82 адреса выходящей ветвии регистр 83 адреса входящей ветвив блоке 2 формирования топологии пред.ставляет собой регистры с параллельньм приемом информации.Регистр 82 предназначен для промежуточного хранения номера ветви приопределении ветвей, выходящих иэ узла,а регистр 83 - для промежуточного хранения номера ветви при определении ветвей, входящих в узел. Регистры 84 и85 выполнены аналогичным образом ипредназначены соответственно для хранения адреса рассматриваемого узла сети и для постоянного хранения конечного узла сети.Дешифратор 90 сравнения кодов предназначен для поразрядного сравнениякодов, хранящихся в регистрах 84 и 85.Дешифраторы 88 и 89 состояния хблока 2 формирования топологии предназначены для сравненияпоступающихна них кодов с кодовой комбинациейсостояний х, заданного постоянно всхеме,Триггеры 86 и 87 предназначеныдля разнесения во времени процесса 45 3133958сети в текущий момент времени, В узле 7 памяти по адресу номера моделиветви хранится номер моделируемой ветви сети, Узел 8 памяти блока 1 управления предназначен для хранения информации о завершении процесса временного моделирования длительностей ветвей сети,Узел 9 измерения длиннейшего пути 10блока 1 управления предназначен дляформирования величины длительностидлиннейшего пути сети и для Формирования величины полного резерва заданной ветви сети. 15Регистр 17 блока 1 управленияпредназначен для хранения кода номера заданной ветви полного резерва,который необходимо определить, Дешифратор 18 сравнения кодов блока 1 20управления предназначен для сравнениякода номера заданной ветви сети, хранящегося в регистре 17 номера заданной ветви, с кодом номера подготавливаемой к моделированию ветви, поступающего с входного полюса Зб блока 1 управления, Дешифратор 19 сравнения кодов блока 1 управления предназначен для сравнения кода номеразаданной ветви сети, хранящегося З 0в регистре 17 номера заданной ветви,с кодом номера анализируемой ветви,поступающего свыхода узла 7 памятиблока 1 управления,Триггер 10 прерывания предназначен для организации временного разделения между процессом времейного мо-делирования длительностей ветвей сети и процессом анализа топологии моделируемой сети. Триггер 20 длиннейшего пути .из режиМа суммирования врежим вычитания путем разрешения про,хождения импульсов ГИ 2, поступающихс полюса 70 блока 1 управления. Триггер 21 обратного хода предназначендля организации временного разделения работы блока 2 формиронания топологии (при прямом моделировании сетиот начального узла к конечному) иработы блока 4 формирования топологии(при обратном моделировании сети отконечного узла к начальному),Блок 2 содержит узел 76 памятиадресон начальных узлов ветвей сети,узел 77 памяти адресов конечных узловветвей сети, узел 78 памятиадресоввыходящих ветвей узлов сети, узел 79памяти адресов входящих ветвей узловсети, узел 80 памяти адресов первой513395поиска ветвей, входящих в узлы сети,и поиска ветвей, выходящих из узловсети,Блок 3 содержит и моделей 109 вет5вей (где п - количество ветвей вмаксимальном сечении сети) и узел110 поиска моделей ветвей, Каждаямодель 109 ветви состоит из формирователя 111 временных интервалов,10триггеров 112 и 113, элементов И 14119, элементов ИЛИ 120-122 п элементов123 и 124 задержки.Узел 109 поиска моцелей ветвей содержит шифратор 125 адреса и элементыИЛИ 126 и 127.Устройство работает следующим образом.В узлы 76-81 памяти блоков 2 и 4формирования топологии в виде списковзаносится информация о топологии моделируемой сети, Регистры 82-84 и узел9.измерения длиннейшего пути предварительного обнулены, в регистр 85блока 2 заносится код конечного узла 25сети, в регистр 85 блока 4 заноситсякод начального узла сети, а в узел6 памяти длительностей ветвей заносятся коды, длительностей ветвей моделируемой сети, При необходимости опреде- З 0ления резерва одной из ветвей сети,на вход 51 блока 1 управления поступает соответствующий признак, В регистр 17 номера заданной ветви заносится код номера ветви, полный резерв35которой необходимо определить,Так как триггер 21 установлен внулевое состояние, то на входной полюс 60 блока 2 формирования топологиис нулевого выхода триггера 21 поступает сигнал, разрешающий его работу,а с единичного выхода триггера 21 навходной полюс 65 блока 4 формированиятопологии поступает сигнал, запрещающий работу блока 4 формирования топологии. Одновременно сигнал с единичного выхода. триггера 21 запрещает прохождение сигнала с выхода дешифратора18 сравнения кодов через элемент И 24блока 1 управления, С нулевого выхода50триггера 20 разрешающий сигнал поступает на вход элемента И 11, а с единичного выхода запрещающий сигнал поступает на вход элемента И 22, атакже на вход элемента И 25, тем самым запрещая прохождение сигнала свыхода дешифратора 19 сравнения кодов,После начальной установки на полюс 71 блока 2 формирования топологии подается код номера ветви, выходящей из узла, принятого за начальныйузел сети, а на полюс 73 блока 4 формирования топологии подается код номера ветви, входящей в узел, принятыйза конечный узел сети. Начальный узелсети, таким образом, определяется по адресу номера ветви в узле 75 памяти блока 2 формирования топологии.В некоторый момент времени сигнал "Пуск", поступающий на полюс 72 блока 2 формирования топологии, проходит через элементы ИЛИ 98 и 99 и устанавливает триггер 87 в единичное состояние, Единичное состояние триггера 87 разрешает прохождение серии импульсов ГИ 1 и ГИ 2 соответственно через элементы И 106 и 107. Кроме того, сигнал"Пуск" поступает с полюса 72 блока 2 формирования топологии через элемент ИЛИ 100 на вход элемента 91 задержки. Так как ветвь выбрана как выходящая из начального узла сети, токод начального узла сети поступает через элемент ИЛИ 94 на адресный входузла 80 памяти первой выходящей ветви, Через время задержки сигнал Пускпоявляется на выходе элемента 91 задержки и поступает через элемент ИЛИ 93 на вход считывания узла 80 памяти, Сигнал выборки по адресу начального узла позволяет сосчитать из узла 80 памяти код номера ветви, являющейся первой в списке ветвей, выходящих из начального узла сети, Код первой выходящей ветви с выхода узла 80 памяти поступает через элемент ИЛИ 95 на информационный вход регистра 82 выходящей ветви и записывается в него по первому импульсу ГИ 1, поступающему на управляющий вход регистра с выхода элемента И 106, Записанный код первойвыходящей ветви с выхода регистра 82 поступает на адресный вход узла 78 памяти, а также через выходной полюс 36 блока 2 формирования топологии и элемент ИЛИ 31 на адресный вход узла 6 памяти длительностей ветвей, на информационный вход узла 7 памяти номеров моделируемый ветвей и на вход дешифратора 18 блока 1 управления,Затем импульс ГИ 2, сдвинутый относительно импульса ГИ 1, поступает с выхода элемента И 107 на вход считывания узла 78 памяти и по адресу первой ветви, выходящей из начального узласети, осуществляет выборку номера второй ветви, выходящей из того же узла7 13395 Одновременно импульс ГИ 2 поступает через выходной полюс 37 блока 2 формирования топологии и затем через элемент ИЛИ 32 - на вход считывания5 узла Ь памяти длительности ветви, на вход элемента 14 задержки блока 1 управления и на входной полюс 38 поиска свободной модели ветви блока 3 моделей ветвей, По сигналу ГИ 2 и адресу номера первой выходящей из узла ветви, хранящемуся в регистре 81, осуществляется считывание кода длительности этой ветви иэ узла 6 памяти длительностей ветвей, Одновременно сигнал поиска свободной модели ветви с полюса 38 поступает на входы элементов И 16(1) и 117(1) первой модели 09(1) ветви блока 3 моделей ветвей, Так как все модели ветви свободны2 С то триггер 112(1) будет находиться в нулевом состоянии и сигнал с выхода элемента И 117(1) через элемент 124 задержки поступает на единчиный вход триггера 112(1), Через время задержки, 25 достаточное для срабатывания всех элементов, этот сигнал устанавливает триггер 112(1) в единичное состояние, что соответствует загрузке длительности рассматриваемой ветви сети в пер 30 вую модель 109(1) ветви блока 3 моделей ветвей, Одновременно сигнал с выхода элемента И 117(1) поступает на первый вход элемента И 118(1) и через элемент ИЛИ 120(1) - на.вход шифратора 125 адреса, На второй вход элемента И 118(1) через входной полюс 61 поступает код длительности ветви, который через элемент И 118(1) заносится в качестве исходной информации в формирователь 111(1) временного интер 40 вала, С выхода шифратора 125 адреса полученный по сигналу с полюса (1,3) код адреса модели ветви поступает через выходной полюс 44 блока 3 моделей ветвей на адресный вход узла 7 памяти номеров моделируемых ветвей блока 1 управления, Через время, достаточное для организации описанных процессов, в блоке 3 моделей ветвей, на выходе элемента 14 задержки блока 1 управления формируется сигнал, поступающий на вход записи узла 7 памяти номеров моделируемых ветвей, Сигнал записи позволяет записать по адресу номера выбранной модели ветви (в данном случае первой) номер ветви, длительность которой внесена уже в формирователь 11(1) временного интервала данной мо 8 8дели ветви. На этом заканчивается подготовка первой выходящей из узла ветви к процессу временного моделирования длительности. Описанный процессподготовки моделей 09 ветвей к моделированию длительности кратко можнозаписать в виде выполнения ряда операций: считывание из блока 2 формирования топологии адреса ветви, затемсчитывание ее длительности, поисксвободной от вычислений модели ветви, ввод ее в формирователь временного интервала кода длительности ветви и запись в узел памяти моделируемых ветвей по адресу номера выбранной модели ветви номера первой ветви,Далее считанный по адресу номера первой выходящей ветви из узла 80 памяти выходящих ветвей блока 2 формирования топологии номер следующей ветви в списке выходящих из узла ветвей поступает на информационныйвход регистра 82 и с приходом второго импульса ГИ 1 записывается в указанный регистр, Записанный в регистр 82 код поступает вновь на адресный вход узла 78 памяти а также через полюс 36 блока 2 формирования топологии и далее через элемент ИЛИ 31 на адресный вход узла 6 памяти длительности, на вход элемента 14 задержки блока 1 управления и на входной полюс 38 поис. ка свободной модели ветви блока 3 моделей ветвей, С приходом второго импульса ГИ 2 из узла 6 памяти длительностей считывается код длительное ти второй исходящей из узла ветви, Этот код поступает через полюс 61 блока 3 моделей ветвей на входы элементов И 118(1), 118(2)118(п) всех моделей ветвей блока 3 моделей ветвей, Одновременно через полюс 38 блока 3 моделей ветвей на входы элементов И 116(1) и 117(1) поступает сигнал поиска свободной модели ветви. Так как триггер 112(1) первой модели ветви находится в единичном состоянии, означающем занятость модели ветви, то сигнал с выхода элемента И 116(1) поступает на вход 38(2) второй модели 109(2) ветви и триггер 112(2), который находится в нулевом состоянии, Тогда сигнал с выхода элемента И 117(2) поступает на вход элемента И 118(2), и в формирователь 111(2) временных интервалов заносится исходная информация о длительности второй913395исходящей из узла ветви. Одновременно сигнал с выхода элемента И 117(2)через элемент 124(2) задержки устанавливает триггер 112(2) в единичное5состояние, по этому же сигналу на выходе шифратора 125 адреса формируется номер второй модели ветви, которыйчерез выходной полюс 44 блока 3 моделей ветвей поступает на адресный 10вход узла 7 памяти номеров моделируемых ветвей, и при формировании черезнекоторое время сигнала на выходеэлемента 14 задержки в памяти по адресу номера модели ветви записывается 15номер ветви, код длительности которойзаписан в формирователь 111(2) временного интервала,Так осуществляется подготовка ветвей, выходящих из начального узла,к процессу временного моделированияих длительностей до тех пор покане будет считан номер последней ветви из списка ветвей, выходящих из начального узла, По адресу номера последней ветви из списка выходящих изузла ветвей в узле 80 памяти будетсчитан код х (метка окончания списканомеров ветвей, выходящих из одногоузла), который записывается в регистр 1 О82, В этом случае дешифратор 88 с.остояния х определяет информацию о конце списка путем сравнения кода, хранящегося в регистре 82, с заданнойкодовой комбинацией х. Дешифратор 88вырабатывает на выходе сигнал, который поступает через элемент ИЛИ 101на нулевой вход триггера 87, сбрасывает его в нулевое состояние, Крометого, сигнал с выхода дешифратора. 88 ФОчерез элемент ИЛИ 9 б поступает на выходной полюс 41 блока 2 формированиятопологии, С полюса 41 сигнал поискапрерывания поступает через элемент ИЛИ 27 на вход триггера 1 О прерывания 5 блока 1 управления и устанавливает его в единичное состояние. Одновременно сигнал поиска прерывания с выхода элемента ИЛИ 27 поступает на входной нолюс 42 блока 3 моделей ветвей. Так О как выполняется моделирование длительностей ветвей, выходящих из начального узла сети, и моделей ветвей, закончивших процесс моделирования, не имеется, то триггер 10 прерывания находится в единичном состоянии, Единичное состояние триггера 10 разрешает прохождение импульсов 1 2 с полкса 70 через элемент И 11 на счетный вход 81 О(суммирование) узла 9 измерения длиннейшего пути, а также через элементИЛИ 2 б и входной полюс б 2 блока 3 моделей ветвей на входы элементов И 19(1), 9(2)119(п) моделейветвей 109, 109(2)109(п), 11 мпульсы поступают с выходов элементов И 119(1), 119(2), 119(п) навходы формирователей временных интервалов тех моделей ветвей, триггеры 112(1), 112(2)1 2(п) которых находятся в единичном состоянии. Импульсы ГИ 2 поступают на вход узла9 измерения длиннейшего пути блока 1 управления и на входы формирователейвременного интервала моделей ветвей, занятых процессом временного моделирования, блока 3 моделей ветвей до тех пор, пока один (или несколько) из формирователей 111 временного интервала не сформирует сигнал об окончании процесса временного моделирования длительности ветви,Сигналы с выхода формирователей111(1), 111(2)111(п) временногоинтервала поступают на единичные входы триггеров 113(1), 113(2).113(п) и устанавливают их в единичноесостояние. Одновременно сигнал с выхода формирователя 111 поступает через элемент ИЛИ 126 на вход (1,1)поиска прерывания первой модели119(1) ветви и далее на входы элементов И 114(1) и 155( )В случае,если триггер 113(1) находится в единичном состоянии (модель ветви закончила процесс временного моделированиядлительности ветви), сигнал прерывания поступает с выхода элементауправления, Одновременно сигнал с выхода элемента И 115(1) через элементИЛИ 122(1) поступает на единичныйвход триггера 11 2(1), устанавливаяего в единичное состояние, что соответствует освобождению модели 109(1)ветви для последующих вычислений,. Кроме того, сигнал с выхода элементаИ 115 через элемент 123(1) задержки и элемент ИЛИ 121(1) сбрасываеттриггер 113(1) в нулевое состояние,а также через элемент ИЛИ 120(1) иполюс (1,3) сигнал с выхода элементаИ 11(1) поступает на вход шифратора125 адреса. На вьходе шифратора формируется номер .данной модели ветви.Код номера модели ветви с выхода шифратора 125 адреса через входной полюс14 блока 1 управления поступает на ад 11 13395ресный вход узла 7 памяти моделируемых ветвей сети. По сигналу прерывания, поступающему с входного полюса45 блока 1 управления, триггер 10прерывания устанавливается в нулевоесостояние и запрещает прохождениеимпульсов ГИ 2 через элемент И 11 навход узла 9 измерения длиннейшего пути и на входной полюс 62 блока 3 моделей ветвей. Одновременно сигнал прерывания поступает на вход элемента 15задержки и на вход считывания узла 7памяти номеров моделей ветвей, изкоторого по адресу номера модели ветви считывается номер ветви сети, Последний номер ветви поступает навход дешифратора 19 сравнения кодови через элемент ИЛИ 13 - на адресныйвход узла 8 памяти, После того, какбудет выполнено считывание номераветви из узла 7 памяти, на выходеэлемента 15 задержки вырабатываетсязадержанный сигнал прерывания, который поступает на вход записи узла 8 25памяти. По этому сигналу в узел 8 памяти записывается метка "1", характе -ризующая свершение процесса временного моделирования длительности даннойветви, После того, как будет записана 30метка свершения, с выхода элемента1 б задержки задержанный сигнал прерывания поступает через полюс 56 вблок 2 формирования топологии, Вэтот же момент времени с выхода узла7 памяти номера моделируемой ветви(полюс 52) в блок 2 формирования топологии поступает. номер рассматриваемой ветви,Результатом процесса анализа пре- Орывания в блоке 1 управления является выдача номера рассматриваемой ветви (полюс 52) и сигнала начала анализа свершения ветви (полюс 56) вблок 2 формирования топологии,45Код номера рассматриваемой ветвис полюса 52 поступает на адресныйвход узла 77 памяти конечного узла,а сигнал начала анализа ветви с полюса 56 поступает на единичный входтриггера 85, устанавливая его в единичное состояние, Единичное состояние триггера 86 разрешает прохождениеимпульсов ГИ 1 (полюс 66) и ГИ 2 (полюс 67) через элементы И 107 и 105.Кроме того, сигнал начала анализаветви поступает на вход элемента 92задержки и на вход считывания узла7 памяти. С приходом сигнала выборки 812в узел 77 памяти по адресу номера ветви, вызвавшей прерываниепроисхо - дит считывание ячейки памяти, в которой записан номер конечного узла рассматриваемой ветви, Код считанного конечного узла с выхода узла 77 памяти поступает на адресный вход узла 81 памятй первой входящей ветви и на информационный вход регистра 84 конечного узла. Через время задержки, достаточное для считывания информации из узла 77 памяти, сигнал начала анализа ветви поступает на управляющийвход регистра 84 конечного узла и на вход считывания узла 81 памяти, По задержанному сигналу начало анализа ветви в регистре 84 происходит запись номера конечного узла ветви, ав узле 81 памяти по адресу номера конечного узла происходит считывание номера ветви, первой в списке входящих ветвей, в рассматриваемый узел,Код номера первой входящей ветви свыхода узла 8 памяти поступает черезэлемент ИЛИ 95 на информационный входрегистра 83 входящей ветви и записывается в него по первому импульсу ГИ 1, поступающему на управляющий вход регистра с выхода элемента И 104. С выхода регистра 83 код номера входящей ветви поступает на адресный вход узла 79 памяти входящих ветвей, на вход дешифратора 89 и через полюс 39 и элемент ИЛИ 29 на адресный вход узла 8 памяти блока 1 управления, Пер - вый импульс ГИ 2 поступает с выхода элемента И 105 блока 2 формирования топологии через полюс 40 и элемент ИЛИ 30 на вход считывания узла 8 памяти ветвей блока 1 управления. Метка свершения, считанная по адресу первой ветви, поступает через полюс 54 в блок 2 формирования топологии. Если метка отсутствует, что означает несвершение процесса моделированиядлительности ветви с данным номером, то нулевой сигнал метки с полюса 54 через элементы НЕ 108 и ИЛИ 98 сбрасывает триггер 86 в нулевое состояние, Кроме того, сигнал с выхода элемента НЕ 108 поступает через элемент ИЛИ 96 на входной полюс 41 поиска прерывания блока 1 управления, Наличие нулевого сигнала метки свершения ветви означает, что хотя бы одна из ветвей списка,входящих в узел, не завершила процессвременного моделирования своей длительности и, следовательно, в данном1313395узле не сформирована функция Р свершения цля всех входящих в него ветвей,Тогда сигнал с полюса 41 блока 1управления через элемент ИЛИ 27 посту 5пает на единичный вход триггера 10 прерывания и одновременно через полюс42 блока 3 моделей ветвей, - на входэлемента ИЛИ 126 узл 110 поиска моделей. ветвей, С выхода элемента ИЛИ 126 Осигнал поступает на входы элементов И 114(1) и 115 первой модели ветви. Если первая модель закончила процесс моделирования длительности ветви и еще не анализировалась, то триг гер 113(1) будет находиться в единичном состоянии, В этом случае сигнал с выхода элемента И 115(1) анализируемой модели ветви поступает через элемент ИЛИ 127 на выходной полос 45, 20 а также через элемент ИЛИ 120 - на вход дешифратора 125 адреса, который формирует код номера модели ветви навыходном полюсе 44 блока 3 моделей ветвей, Кроме того, сигнал с выхода 25 элемента И 15(1) в своей модели ветви устанавливает триггеры 112(1) и 113(1) в нулевое состояние. Блокуправления, получив номер анализируемой модели ветви и сигнал прерывания, 30 повторяют все ранее описанные операции: считывает из узла 7 памяти номер сформированной ветви сети, в узел 8 памяти записывает метку свершения данной ветви и передает в блок 2 фор мирования топологии сигнал начала анализа прохождения ветви и код номера ветви. Если же в блоке 3 моделей ветвей в первой модели 109(1) ветви триггер 12(1) находится в нулевом состоянии, то сигнал с полюса 42 через элемент 126 и элемент И 114(1) поступает на входы элементов И 114(2) и 115(2) второй модели 109(2) ветви, Если триггер 13(2) второй модели 109(2) ветви находится в единичном состоянии, то на выходе элемента И 115(2) появляется сигнал поиска прерывания в,цанной ветви, По этому сигналу на выходе шифратора 125 адреса формируется код номера анализируемой модели ветви, а на выходе элемента ИЛИ 127 формируется сигнал прерывания, Затем блок 1 управления. повторяет все ранее описанные операции, связанные с анализом прохождения ветвиВ случае, если триггер 113(2) находится в нулевом состоянии, то на выходе элемента И 114(2) второй модели 109(2) 8114ветви формируетс я с и 1 пал, пог 1 уна/чшийна вход элементов И 114(3) и 115(3)третьеи модели 109(3) ветви и т,ц.Если же в блоке 3 моделей ветвей несодержится моделей 109 ветвей, имеющих триггер 113 в единичном состоянии,то процесс анализа свершения ветвизаканчивается и начинается временноемоделирование сети. В этом случаеимпульсы ГИ 2 (полюс 70) через элемент И 11 продолжают поступать насчетный вход узла 9 измерения длиннейшего пути, а также через элементИЛИ 26 и полюс 62 на входы элементовИ 119(1), 11.9(2).119(п) блока3 моделей ветвей,В случае, если сигнал метки свершения ветви с полюса 54 блока 1 управления имеет единичное значение(ветвь закончилась), то этот сигналвыдает разрешение на прохождение импульса ГИ 2 через элемент И 102 навход считывания узла 79 памятивходящей ветви, На адресные входы уз/ла 79 памяти в это время поступает/код номера первой входящей ветви всписке с выхода регистра 83. По адресу первой входящей ветви из узла 79памяти будет считая код номера второйветви в списке ветвей, входящих врассматриваемый узел, который поступает через элемент ИЛИ 96 на информационный вход регистра 83 и записывается в него по второму импульсу ГИс выхода элемента И 104, Далее по адресу второй ветви (полюс 39) и сигналу проверки свершения ветви (полюс40) производится считывание узла 8памяти метки свершения данной ветви,входящей в рассматриваемый узел, иесли ветвь имеет метку свершения, топереходят к следующей ветви из списка входящих в узел ветвей.Описанный процесс анализа спискаветвей, входящих в рассматриваемыйузел, продолжается до тех пор, покане будут опрошены все ветви, что способствует выполнению функции конъюнкции относительно входящих ветвей длярассматриваемого узла. В этом случаепо адресу последнего номера ветви всписке из узла 79 памяти будет считана информация х, определяющая конецсписка. Код х записывается в регистр83 входящей ветви и далее поступаетна вход дешифратора 89 состояния х,который путем сравнения кодов вырабатывает сигнал конца списка. Получен-.:ньп. сипал проходит через элементы ИЛИ 98 и 99 и устанавливает триггеры 8 б и 87 соответственно в нулевое и единичное состояния. Сигнал с выхода5 дешифратора 89 поступает также на вход элемента И 103, второй вход которого связан с выходом дешифратора 99 сравнения кодов. Дешифратор 90 сравнивает коды, хранящиеся в регист ре 85 конечного узла сети и 84 конечного узла ветви. Как указывалось ранее, регистр 85 хранит код конечного узла сети, а регистр 84 - рассматриваемого узла сети, сформировавшего функцию конъюнкции свершения входящих в него ветвей в данный момент времени, Если значения этих кодов совпадают (сформирована логическая Функция конъюнкции для конечного узла сети), то дешифратор 90 сравнения кодов выдает разрешение на прохождение сигна - ла конца списка с выхода дешифратора 89 состояния х через элемент И 103 на выходной полюс 43 блока 2 формиро вания топологии, что соответствует концу моделирования заданной сети, В случае, если не сформирован конечный узел сети, то сигнал с выхода де-. шифратора 89 поступает через элемент З 0 ИЛИ 93 на вход считывания узла 80 памяти первой выходящей ветви, на адресный вход которого в этот момент времени поступает код номера сформированного узла сети. Вновь начинается описанный процесс подготовки к временному моделированию длительностей тех ветвей, которые выходят из данного сформированного узла, Описанные процессы подготовки ветвей к времен ному моделированию их длительностей и анализа ветвей, закончивших процесс временного моделирования, будут чередоваться в указанном порядке до тех пор, пока не будет сформирован задан ный узел сети, В этом случае на вход ной полюс 43 блока 1 управления поступает сигнал индикации результата расчета. Сигнал индикации результата расчета с полюса 43 блока 1 управления поступает на вход элемента И 23 и через элемент ИЛИ 28 - на вход элемента И 12 блока 1 управления.В данный момент времени в узле 9 измерения длиннейшего пути содержится код величины длиннейшего кути моделируемой сети, Если на входном полюсе 51 блока 1 управления отсутствует сигнал полного резерва, то режим вычисления закончен и содержимое узла9 измерения длиннейшего пути черезэлемент И 12 выдается на выходнойполюс 74 блока 1 управленияЕсли жена полюсе 51 присутствует сигнал полного резерва, то сигнал с полюса 43поступает на вход элемента И 23, навтором входе которого с полюса 51 присутствует разрешающий сигнал, Сигналс выхода элемента И 23 поступает наединичный вход триггера 20, устанавливая его в единичное состояние, Единичный выход триггера 20 разрешаетпрохождение импульсов измерительнойсерии (ГИ 2) через элемент И 22на счетный вход вычитания узла 9 измерения линейного пути,Одновременно разрешающий сигналс единичного выхода триггера 20 поступает на вход элемента И 25 и разрешает прохождение сигнала с выходадешифратора 19 сравнения кодов. Запрещающий потенциал с нулевого выхода триггера 20 поступает на элементИ 11 и запрещает прохождение импульсов измерительной серии на счетныйвход суммирования . узла 9 измерениядлиннейшего пути. Сигнал с выхода элемента И 23 через элемент 34 задержкипоступает на вход обнуления узла 8памяти во все ячейки которого записываются нулевые метки свершения ветвей.Одновременно сигнал с выхода элемента 34 задержки поступает на входной полюс 58 блока 2 формированиятопологии, а также через элемент 35задержки - на входной полюс 59 блока2 формирования топологии, Элемент 35задержки задерживает сигнал, поступающий на его вход, на время, достаточное для обнуления узла 8 памяти.Сигнал с входного полюса 58 блока2 формирования топологии через элемен"ты ИЛИ 98 и 101 устанавливает триггеры 8 б и 87 в нулевое состояние, а врегистр 84 записывается код "0", врезультате этого блок 2 моделирования топологии установлен в исходноесостояние, Далее в устройстве начина-.ется повторное моделирование сети отначального узла сети к конечному,Сигнал с входного полюса 59 блока2 формирования топологии через элементы ИЛИ 100 и 99 поступает на единичный вход триггера 87, устанавливаяего в единичное состояние. Единичноесостояние триггера 87 разрешает про