Устройство для анализа параметров сети

( 5 1 ) 5 Гт 06 Р 1 5 / 2 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯ ВИДЕТЕЛЬСТВУ АВТОРСК выч ис исп ол ны вляется сокращение аппа изобретени ратурных з определени ания рат при решении задачивеличины длиннейшего пуенко,тиг ти. Цель изобретени счет обеспечения ования сети в услоти зможнос ется з СССР1983СР1986 ияхк огдл ежа щихисследуе од ветвеи, прин ого процесса количес ронту волн ой сети, и во имею евышает количе ойстве моделей ветвей в у зво СТРОЙСТВО ДЛЯ АНТИзобретение относит(54 АЛИН ПАР АМЕТ области ич ес т уменьшить их блока моделир чтово вания се ста(57ти тся к вычислиет быть исполь обретение относ ой технике и мо о для определен го пути в сети, ель изобретения урных затрат пр еления величины еличины длинова ейш окращение апешении задачи пара длиннеишего пути в(71) Институт проблем моделив энергетике АН УССР(56) Авторское свидетельство9 1161 951, кл, Б 06 Р 15/20,Авторское свидетельство СМ 1437874, кл, О 06 Р 15/20,сети,На фиг, представлена Функциональная схема примера реализации устрой-ства; на фиг. 2 - функциональнаясхема блока формирования топологии;на Фиг. 3 - Функциональная схема блока моделей ветвей; на фиг, 4 - обобщенная структурная схема устройства;на Фиг, 5 и 6 - блок-схемы алгоритмаопределения величины длиннейшего пути в графе,Устройство (фиг.1), состоит изблока управления 1, блока 2 формирования топологии, блока 3 моделейветвей, генератора 4 импульсов. тельной техники и может бытьовано для определения величинейшего пути в сети. Целью Блок 1 управления в свою очередьсодержит узел 5 памяти длительностейветвей, узел б памяти номеров моделируемых ветвей, узел 7 памяти метоксвершения ветвей, узел 8 памяти значения свершения узлов сети, узел 9памяти меток незагруженных ветвей,узел 10 измерения длиннейшего пути,триггер 11 прерывания, элементыИ 12 - 18, элементы ИЛИ 19 - 26,элементы НЕ 27 и 28, схему 29 сравнениякодов, счетчик 30 поиска незагруженных ветвей, вспомогательные элементызадержки 31 - 38,Выход 39 номера подготавливаемойк моделированию ветви блока 2 формирования .топологии соединен с адреснымвходом узла 5 памяти, информационнымвходом узла 6 памяти и входами элементов ИЛИ 19 и 24 блока 1 управления, Выход 40 поиска свободной модели ветви блока 2 Формирования тополо 1 548793 20ния кода номера конечного узла анализируемой ветви с узла памяти 66 блока формирования топологии 2, на выходе элемента задержки 35 блока управления 1, появится сигнал начала5 анализа свершения, который через элемент ИЛИ 22 поступает на вход считывания узла 8 памяти значения свершения узлов. Происходит считывание10 кода текущего значения свершения узла по адресу номера конечного узла анализируемой ветви, Так как в данном случае свершилась первая ветвь, входящая в узел, то с узла 8 памяти считывается нулевой код, Этот код поступает на первый вход схемы 29 сравнения кодов. На другой вход схемы сравнения поступает код из узла 10 измерения длиннейшего пути, Схема 29 сравнения кодов работает таким образом, что сигнал на ее выходе формируется в том случае, когда код, поступающий из узла 10 измерения длиннейшего пути, будет больше кода, поступающего 25 из узла памяти значения свершения узлов 8. Такая ситуация имеет место в рассматриваемом случае, поэтому сигнал с выхода схемы 29 сравнения поступает на первый вход элемента И 13 На другой вход элемента И 13 поступает сигнал с выхода элемента 36 задержки, задержанный относительно сигнала считывания узла 8 памяти на время, достаточное для сравнения35 кодов на схеме 29 сравнения, На вы- ходе элемента И 13 -Формируется сигнал, который поступает на вход записи узла 8 памяти, Происходит запись кода, который поступает с узла измерения длиннейшего пути на информационный вход узла 8 памяти по адресу номера конечного узла анализируемой ветви. Таким образом,осуществляется формирование кодов значе ния свершений всех узлов сети в узле 8 памяти.Кроме того, код считанного номера конечного узла свершившейся ветви с выхода узла 66 памяти блока 2 формирования топологии поступает на адресный вход узла 70 памяти первой входящей ветви и на информационный вход регистра 73 конечного узла, Через время задержки, достаточное для считывания информации из узла бб па 55 мяти, сигнал начала анализа свершения ветви с элемента 81 задержки поступает на управляющий вход регистра 73 конечного узла и на вход считывания узла 70 памяти, По этому сигналу происходит запись кода номера первой в списке входящих в рассматриваемый узел ветвей из узла 70 памяти,Код номера первой входящей ветви свыхода узла 70 памяти через элементИЛИ 86 поступает на информационныйвход регистра входящей ветви 72 и записывается в него по первому импульсу ГИ 1, поступающему на управляющийвход регистра с выхода элемента И 91,С выхода регистра 72 код номера первой входной ветви поступает на адресный вход узла 68 памяти входящихветвей, и через полюс 41 и элементИЛИ 19 блока 1 управления на адресныйвход узла 7 памяти меток свершенияветвей. Первый импульс ГИ 2 с выходаэлемента И 92 блока 2 Формированиятопологии через полюс 42 и элементИЛИ 20 блока 1 управления поступаетна вход считывания узла 7 памяти меток свершения ветвей, Метка свершения, считанная по адресу первой ветви, с выхода узла 7 памяти метоксвершения ветвей через полюс 54 поступает в блок 2 формирования топологйи, Если метка отсутствует, что означает несвершения моделирования длительности ветви с данным номером,тонулевой сигнал метки с полюса 54 через элемент НЕ 95 и элемент ИЛИ 87сбрасывает триггер 75 в нулевое состояние. Кроме того, сигнал с выхода элемента НЕ 95 через элементИЛИ 85 поступает на полюс 45 поискапрерывания, Наличие нулевого сигналаметки свершения ветви означает,чтов рассматриваемом узле не сформирована Функция И для всех входящих в него ветвей. В этом случае сигнал с полюса 45 поступает на единичный входтриггера 11 прерывания блока 1 управления и одновременно через полюс 46поступает на вход элемента ИЛИ 111узла 97 поиска моделей ветвей 97 блока 3 моделей ветвей, С выхода элемен,та ИЛИ 111 узла 97 поиска моделейветвей блока 3 моделей ветвей, С выхода элемента ИЛИ 111 сигнал поступаетна входы элементов И 101(1) и 102(1)первой модели ветви. Если триггерпрерывания 100(1) первой модели ветви находится в нулевом состоянии,тона выходе элемента 101(1) сформируется сигнал высокого уровня, которыйчерез полюс 21 поиска прерывания пос21154 тупает на входы элементов И 101(2) и 102(2) второй модели ветви. Если триггер 100(2) прерывания второй модели ветви находится в нулевом состоянии (вторая модель ветви не закончила моделирование длительности ветви), сигнал поиска прерывания с выхода элемента И 101(2) второй модели ветви через полюс 3,1 поступает на входы элементов И 101(3) и 102(3) третьей модели ветви и т,д, Описанный процесс происходит до тех пор, пока не обнаружится -я модель, у которой триггер прерывания 100 находится в единичном состоянии (модель ветви закончила моделирование длительности ветви, которая еще не анализировалась). В этом случае, сигнал с выхода элемента 102 через элемент 107 -й модели ветви вновь поступит на вход шифратора 1 10 адреса для формирования номера данной модели ветви, Кроме того, сигнал с выхода элемента И 102 через элемент ИЛИ 12 узла 97 поиска моделей ветвей выдает сигнал прерывания, а через элемент 108 задержки сбросит в нулевое состояние триггер 100 данной модели ветви, Блок 1 управления, получив номер модели ветви и сигнал прерывания, повторит все описанные операции, связанные с анализом свершения ветви. Если же в блоке 3 моделей ветвей не имеется моделей, у которых триггер 100 находится в единичном состоянии, то процесс анализа свершения ветви "не проводится, триггер 11 блока управления находится в единичном состоянии и импульсы серии ГИ 1 через элемент И 14 поступают на первый вход элемента И 15 блока 1 управления, На другой вход этого элемента через полюс 50 поступает сигнал наличия занятых моделей ветвей с выхода элемента ИЛИ 113 узла 97 поиска моделей ветвей блока 3 моделей ветвей, Если в блоке 3 моделей ветвей в рассматриваемый момент имеется хотя бы одна модель ветви, у которой триггер 99 занятости находится в единичном состоянии, то на выходе элемента ИЛИ 113 узла 97 поиска моделей ветвей присутствует потенциал высокого уровня. Этот потенциал дает разрешение на прохождение импульсов серии ГИ 1 через элемент И 15 блока 1 управления в узел 10 измерения длиннейшего пути и через полюс 59 в блок 3 мо 8793 10 15 20 25 30 35 40 45 50 делей ветвей, Продолжается процесс временного моделирования сети до тех пор, пока хотя бы одна из моделей ветвей не окончит моделирование длительности ветви.Если в рассматриваемый момент в блоке 3 моделей ветвей нет ни одной занятой модели ветви (процесс моделирования находится в точке, когда смоделированы длительности всех загруженных ветвей, но конечный узел сети не сформирован), на выходе элемента ИЛИ 113 узла 97 поиска моделей ветвей присутствует потенциал низкого уровня, Этот потенциал через полюс 50 поступает на вход элемента И 15 блока 1 управления, запрещая прохождение импульсов серии ГИ 1 на вход узла 1 О измерения длиннейшего пути и в блок 3 моделей ветвей, Кроме того, сигнал с полюса 50 через элемент НЕ 28 поступает на первый вход элемента И 18 блока 1 управления. На второй вход этого элемента поступает разрешающий потенциал с выхода триггера 11, на третий - импульсы серии ГИ 1 с полюса 61. На выходе элемента И 18 сформируется сигнал высокого уровня, который поступает на счетный вход счетчика 30 поиска незагруженных ветвей, на вход считывания узла 9 памяти меток незагруженных ветвей, на элемент 37 задержки. Сигнал, поступивший на счетный вход счетчика 30, увеличивает его код на "1". Этот код через элемент ИЛИ 24 поступает на адресный вход узла 9 памяти, На вход считывания узла памяти поступает сигнал с выхода элемента И 18. Происходитсчитывание ячейки памяти, адрес которой определяется кодом счетчика ЗО,Если по данному адресу считана нулевая метка, сигнал низкого уровня с выхода узла 9 памяти поступает на вход элемента И 16, запрещая прохождение сигнала с выхода элемента И 18. Это состояние сохраняется до поступления следующего импульса серии ГИ 1, Спедующий импульс серии ГИ опять увеличит на "1" код счетчика 30 и произойдет считывание ячейки узла 9 памятипо новому адресу и т,д, Если по некоторому адресу из узла 9 памяти считана единичная метка, сигнал высокого уровня с выхода узла 9 памяти поступит на вход элемента И 16На другойвход. этого элемента поступает сигналс элемента 37 задержки, задержанный23154879324 относительно сигнала на выходе элемента И 18 на время, достаточнОе для.считывания информации из узла 9 памяти, На выходе элемента И 16 сформируется сигнал пуска высокого уровня,который через элемент ИЛИ 25 и полюс55 поступает в блок Формирования топологии, Через полюс 56 и элементИЛИ 26 блока 1 управления со счетчиОка 30 в блок 2 формирования тополо"ии поступает код номера незагруженной ветви. Получив сигнал пуска икод номера незагруженной ветви, блокформирования топологии начинает заг 5блузку ветвей, исходящих из узна, гдеобнаружена незагруженная исходящаяветвь, Кроме этого, сигнал с выходаэлемента И 16 блока 1 управления поступает на элемент 38 задержки, Через 20 Время. достаточное для срабатыванияэлементов ИЛИ 25 и 26 блока 2 управпения топологии, на выходе элемента38 задержки блока 1 управления сфорМируется сигнал, который поступает 25 на вход сброса счетчика 30, устанавливая все разряды счетчика в нулевое ла 69 памяти блока 2 топологии, осуществляется считывание номера первой ветви, выходящей из рассматриваемого узла. Этот код с выхода узла 69 памяти через элемент ИЛИ 84 поступает на информационный вход регистра 1 и записывается в него по сигналу ГИ 1, поступающему с выхода элемента И 93. С выхода регистра 71 код номера первой ветви поступает на выходной полюс 39, На выходной полюс 40 по сигналу ГИ 2 поступает сигнал поиска свободной модели ветви с выхода элемента И 94, С полюса 40 сигнал поиска свободной модели ветви через элемент ИЛИ 20 поступает на вход считывания узла 7 памяти блока 1 управления. На адресный вход узла 7 памяти поступает код номера первой ветви с входного полюса 39. Производится анализ свершения данной ветви.Если при анализе свершения ветви из узла 7 памяти блокауправлениясчитана единичная метка, это означает, что длительность анализируемой 30 сигнал разрешает прохождение импульса серии ГИ 2 через элемент И 89 навход считывания узла 68 памяти входящей ветви, На адресные входы узла 68памяти в это время поступает код номера первой входящей в данный узелветви с выхода регистра 72, По адресу первой входящей ветви из узла 68памяти будет считан код номера второй ветви, входящей в данный узел.Считанный код через элемент ИЛИ 86поступает на информационные входырегистра 72 и записывается в него сприходом второго. импульса ГИ 1 с выхода элемента И 91, Далее код второйвходящей ветви с выхода регистра 72через полюс 41 поступает в блок 1 управления, где проверяется метка еесвершения, Если метка свершения второй входящей ветви также равна "1",осуществляется переход к анализусвершения следующей ветви из спискавходящих в рассматриваемый узел, Процессы, происходящие при обнаружениинесвершившейся ветви, были описаны,Если же все ветви, входящие в рассматриваемый узел, имеют единичныеметки свершения, по адресу последнегономера ветви из узла 68 памяти будет состояние, и через элемент ИЛИ 23 наВход триггера 11, устанавливая егоВ нулевое состояние,Процесс загрузки незагруженньгх исХодящих ветвей происходит следующим образом.Сигнал пуска, который поступает йа полюс 55 блока 2 топологии, прохо= Дит через элемент ИЛИ 88 и устанавлиВает триггер 76 в единичное состояние. Кроме этого, сигнал пуска поступает на вход элемента 80 задержки и на вход считывания узла 65 памяти начальных узлов. На адресный вход узла 65 памяти поступает код номера незагруженной ветви с входного полюса 56. Происходит считывание из узла 65 памяти кода номера начального узла ветви, Этот код через элемент ИЛИ 83 поступает на адресный вход узла 69 памяти и на выходной полюс 43. С полюса 43 код номера начального узла ветви через элемент ИЛИ 21 поступает на адресный вход узла 8 памяти блока управления, Осуществляется считывание величины свершения данного узла из узла 8 памяти и запись этой величины в узел 1 0 измерения длиннейшего пути,По коду номера начального узла ветви, который с выхода элемента ИЛИ 83 поступает на адресный вход уз 35 40 45 50 55 ветви уже смоделирована. сигнал высокого уровня свершения ветви с полюса54 поступает на вход элемента И 89блока 2 формирования топологии, Этот93 26ветвей в случае, если количество моделей ветвей меньше количества ветвей в максимальном сечении сети,повторяются до тех пор, пока не будет сформирован заданный конечный узел сети, В этом случае величина длиннейшего пути в сети, сформированная в узле 1 0 измерения длиннейшего пути блока 1 управления, выдается на полюс 64.Обобщенная структурная схема устройства представлена на фиг.4 следующими цифровыми обозначениями. Блок 115 определения инциндентных дуг, блок 116 синхронизации, блок 11 моделирования сети, блок 18 памяти (времени свершения вершин), блок 119 определения инцидентных вершин, счет- чик 120, первый и второй блоки 12 и 122 элементов ИЛИ, элемент 123 ИЛИ, блок 124 сравнения, вход 125 пуска устройства, вход 126 задания номера начальной вершины устройства, выход 127 признака конца списка блока 115, выход 128 номера дуги блока 115,вьг ход 129 признака выдачи номера дуги блока 115, выход 130 признака наличия условий приостановления моделирования блока 117, выход 131 номера свершенной вершины блока 11,выход 132 признака свершения вершины блока 117, выход 133 номера отложенной дуги блока 117, выход 134 признака выдачи номера отложенной дуги блока 117, выход 135 номера инцидентной вершины блока 119, выход 136 признака выдачи номера инцидентной вершины, вход 137 задания номера конечной вершины сети, выход 138 конечной работы устройства.Работа устройства по обобщенной структурной схеме поясняется блоксхемой алгоритма поиска величины длиннейшего пути в сети, где цифры. в колонках справа указывают номер позиции блока, выполняющего предусмотренное блоком алгоритма действие, или номера позиций Выходов блоков устройства, сигналы которых служат условиями переходов, Блоки алгоритма, которые могут выполняться параллельно, на фиг,5 и 6 показаны без разделительной стрелки.Формула изобретения Устройство для анализа параметров сети, содержащее блок определения инцидентных дуг, блок синхронизации,2515487 считана информация Х, определяющйя конец списка, Код Х записывается в регистр входящей ветви 72 и далее поступает на вход дешифратора состояния Х 78, который вырабатывает сигнал конца списка. Сформированный сигнал с выхода дешифратора 78 состояния через элементы ИЛИ 87 и 88 поступает на входы триггеров 75 и 76, устанавливая их соответственно в нулевое и единичное состояние, Кроме этого, сигнал с выхода дешифратора .78 поступает на вход элемента И 90, второй вход которого связан с выходом дешифратора 79 сравнения кодов 79, Дешифратор 79 сравнивает коды конечного узла сети, который хранится в регистре 74, и рассматриваемого узла сети, сформировавшегофунк цию конъюнкции, который хранится в регистре 73. Если значения этих кодов совпадают (сформирована логическая функция конъюнкции для конечного узла сети), то дешифратор 79 сравнения кодов сформирует сигнал высокого уровня, который разрешит прохожде" ние сигнала конца списка с выхода дешифратора 78 через элемент И 90 на выходной полюс 47 блока 2 формирования топологии, Это соответствует концу моделирования заданной сети, С полюса 47 сигнал конца списка поступает на вход элемента И 17 блока 1 управления и .разрешает выдачу на выходной полюс 64 величины длиннейшего пути сети с узла 10 измерения длиннейшего пути, В случае, если в рассматриваемый момент времени конечный узел сети не сформирован, сигнал с выхода 40 дешифратора 78 блока 2 формирования топологии через элемент ИЛИ 82 поступает на вход считывания узла 69 памяти первой выходной ветви, на адресный вход которого в этот момент поступает код номера сформированного узла сети с регистра конечного узла 73, Начинается процесс подготовки к вре" менному моделированию длительностей тех Ветвей который Выходит из рас( сматриваемого сформированного узла,Описанные процессы подготовки ветвей сетевого графика к временному моделированию длительностей, временное моделирование длительностей вет 55 вей, анализ свершения ветвей после окончания моделирования длительности каждой ветви, возврат к подготовке к моделированию незагруженныхблок моделирования сети, счетчик, блок памяти, элемент ИЛИ, два блока элементов ИЛИ, блок сравнения и блок определения инцидентных вершин, причем вход пуска устройства подключен к первому входу элемента ИЛИ,выход которого подключен к входу пуска блока бпределения инцидентных дуг, выход признака выдачи номера дуги которого годключен к входу признака запуска ьоделирования дуги блока моделирования сети, вход задания ьомера начальой вершины сети устройства подключен к первому входу первого блока Элементов ИЛИ, выход которого подключен к входу задания номера вершины лока определения инцидентных дуг ыход номера дуги которого подключен й входу задания номера запускаемой уги блока моделирования сети, выход ризнака конца списка исходящих дуг блока определения инцидентных дуг подключен к входу пуска блока синхронизации, выход которого подключен к суммирующему входу счетчика, выход признака выдачи номера инцидентной" Еершины блока определения инцидентНых вершин подключен к второму входу элемента ИЛИ, выход номера инци ентной вершины подключен к второму нформационному входу первого блока лементов ИЛИ, вход задания номера онечнай вершины устройства подключен к первому информационному входу блока сравнения, выход которого явЛяется выходом признака окончания работы устройства, о т л и ч а ю -8793 28щ е е с я тем, что, с целью сокращения аппаратурных затрат, выход признака наличия условий приостанова моделирования блока моделирования сети подключен к входу останова блока синхронизации, выход номера отложенной дуги блока моделирования подключен к входу задания номера дуги блока определения инцидентных вершин, выход номера инцидентной вершины которого подключен к первому информационному входу второго бпока элементов ИЛИ, выход признака выдачи номера отложенной дуги блока моделирования сети подключен к входу опроса блока определения инцидентных вершин, выход признака выдачи номера инцидентной вершины которого под О ключен к входу признака записи счетчика н к входу признака чтения блока памяти, информационный выход которого подключен к информационному входу счетчика, информационный выход кото 25 рого подключен к информационному входу блока памяти, выход номера свершенной вершины блока моделирования сети подключен к третьему входу блока элементов ИЛИ, к второму информа- ЗО ционному входу блока сравнения, квторому входу второго блока элементов ИЛИ, выход которого подключен к адресному входу блока памяти, выход признака свершения вершины блока моделирования сети подключен к. третьеЗ 5 му входу элемента ИЛИ, к входу опроса блока сравнения и к входу признака записи блока памяти.1548793 фЩ щ7 И асявка,юУа хСоставитель А,МишРедактор С.Патрушева Техред А.Кравчук тор Т Палий 5 Подписноепо изобретениям и открытиям при ГКНТ СС -35 Раушская наб д, 4/5 аказНИИПИ Производственно-издательский комбинат "Патент 2 Тираж осударственного комитет 1 1 3035 р Москва5 О 5 20 25 30 35 40 45 50 гии соединен с входом считывания уз,ла 5 памяти, через вспомогательный элемент 31 задержки с входом записи узла 6 памяти, с входом элемента ИЛИ 20 и через вспомогательный элемент 32 задержки с входом элемента И 12 блока 1 управления, Выход 41 номера анализируемой ветви блока 2 формирования топологии соединен через ,элемент ИЛИ 19 с адресным входом узла 7 памяти блока 1 управления. Выход 42 проверки свершения ветви блока 2 формированоя топологии соединен через элемент ИЛИ 20 с входом считывания узла 7 памяти блока 1 управления, Вьход 43 номера начального узла ветви блока 2, формирования топологии через элемент ИЛИ 21 соединен с адресным входом узла 8 памяти блока 1 управления. Выход 44 номера конечного узла ветви блока 2 Формирования топологии соединен через элемент ИЛИ 21 с адресным входом узла 8 памяти блока 1 управления, Выход 45 поиска прерывания блока 2 Формирования топологии соединен с входом установки в единичное состояние триггера 11 прерывания блока 1 управления и с входом 46 блока 3 моделей ветвей, Выход 47 индикации результата расчета блока 2 Формирования топологии соединен с входом элемента И 17 блока 1 управления, ф Выход 48 номера модели ветви блока моделей ветвей 3 соединен с адресным входом узла 6 памяти блока 1 управления, Выход 49 прерывания блока моделей ветвей 3 соединен с входом считывания узла 6 памяти, через элемент ИЛИ 23 с входом установки в нулевое состояние триггера 11 прерывания и входом элемента 33 задержкиблока 1 управления, Выход 50.наличиязанятых моделей ветвей блока 3 моделей ветвей соединен с входом элемента И 15 и через элемент НЕ 28 с входом элемента И 18 блока 1 управления, Выход 51 наличия свободных моделей ветвей блока 3 моделей ветвей соединен с информационным входом узла 9 памяти блока 1 управления,Выход номера свершенной ветви сети узла 6 памяти блока 1 управления соединен с входом 52 блока 2 формирования топологии, Выход начала анализа свершения ветви сети элемента 3455 задержки блока 1 управления соединен с входом 53 блока 2 Формирования топологии. Выход свершения ветви узла 7 памяти блока 1 управления соединенс входом 54 Фока 2 формирования топологии, Выход пуска элемента ИЛИ 25блока 1 управления соединен с входом55 блока 2 Формирования топологии,Выход номера ветви, исходящей из узла сети, элемента ИЛИ 26 блока 1 управления соединен с входом 56 блока2 формирования топологии,Выход кода длительности ветви узла 5 памяти блока 1 управления соединен с входом 57 блока 3 моделейветвей, Выход поиска свободной модели ветви элемента И 12 блока 1 управления соединен с входом 58 блока 3моделей ветвей, Выход импульсов измерительной серии элемента И 15 блока1 управления соединен с входом 59блока 3 моделей ветвей,Входные полюса 60 и 61 блока 2формирования топологии предназначеныдля подключения сдвинутых друг относительно друга серии импульсов ГИ 1и ГИ 2 генератора 4 импульсов,Входными полюсами устройства являются входные полюса 62 и 63 блокауправления 1, Выходным полюсом устройства является выходной полюс 64блока 1 управления, соединенный свыходом элемента И 17 блока 1 управления.В устройств е (Фиг, 1 ) блок 1 управления предназначен для организации взаимодействия между блоком 2формирования топологии и блоком 3моделей ветвей в процессе моделирования топологии и определении величины длиннейшего пути исследуемойсети, Блок 2 формирования топологиипредназначен для определения номеров входящих и выходящих ветвей исследуемых узлов сети, для определения начальных и конечных узлов моделируемых ветвей сети, для определения момента окончания процесса моделирования. Блок 3 моделей ветвейпредназначен для организации процесса временного моделирования длительностей ветвей сети. Генератор 4 импульсов предназначен для формирования серий импульсов ГИ 1 и ГИ 2,сдвинутых друг относительно друга,В блоке 1 управления (Фиг,1) узел5 памяти длительностей ветвей предназначен для хранения информации овеличинах длительностей ветвей. сети,а именно для хранения по адресу номера ветви кода длительности даннойчины длиннейшего пути из узла вычисления длиннейшего пути только при наличии сигнала индикации расчета из блока 2 формирования топологии. ЭлементИ 18 предназначен для формированиясигнала считывания узла 9 памяти посигналу ГИ 2 генератора 4 импульсовв случае единичного выхода триггера11 прерывания блока 1 управления иотсутствия сигнала о наличии занятыхмоделей ветвей из блока 3 моделейветвей, Элементы ИЛИ 19 - 26 предназначены для формирования соответствующих сигналов из двух направлений.Элемент НЕ 27 предназначен для полу-чения нужного логического уровня сигнала свершения ветви иэ узла 7 памяти блока 1 управления, Элемент НЕ 28предназначен для получения нужногологического уровня сигнала наличиязанятых моделей ветвей из блока 3 моделей ветвей, Схема 29 сравнения кодов 29 предназначена для получения25 сигнала в случае, если код узла 10измерения длиннейшего пути будетбольше кода, считанного из узла 8памяти блока 1 управления, Счетчик30 поиска незагруженных ветвей предназначен для формирования кода, который поступает на адресный вход узла9 памяти блока 1 управления при поис-.ке незагруженных ветвей, Вспомогательные элементы 31 - 38 задержкипредназначены для предотвращения(фиг.2) содержит узел 65 памяти адресов начальных узлов ветвей сети,узел 66 памяти адресов конечных узлов ветвей сети, узел 67 памяти адресов выходящих ветвей узлов сети,узел 68 памяти адресов входящих ветвей узлов сети, узел 69 памяти адре 45 сов первой выходящей ветви узлов сети, узел 70 памяти адресов первойвходящей ветви узлов сети, регистр71 адреса выходящей ветви, регистр72 адреса входящей ветви, регистр 73адреса конечного узла ветви, регистр74 конечного узла сети, триггеры 75и 76, дешифраторы 77 и 78, дешифра-.тор 79 сравнения кодов, элементы 80и 81 задержки, элементы ИЛИ 82 - 88,элементы И 89 - 94, элемент НЕ 95,Входами блока 2 формирования топо-.логии являются полюса 55 и 56, соединенные соответственно с входом считы"и- вания и адресным входом узла 65 памя 5 154 ветви, Узел 6 памяти номеров моделируемых ветвей предназначен для хранения информации о соответствии номера модели ветви из блока 3 моделей ветвей номеру ветви сети, моделируемой в текущий момент времени данной моделью ветви, Узел 7 памяти меток свершения ветвей сети предназначен для хранения информации о завершении процесса временного моделирования длительностей ветвей сети. Узел 8 памяти значения свершения узлов сети служит, для хранения информации о вели чине раннего .свершения каждого узла сети, Узел 9 памяти меток незагруженных ветвей сети предназначен для хранения информации о том, что длительность данной ветви не моделировалась иэ-за отсутствия свободных моделей ветвей в блоке 3 моделей ветвей, Узел 10 измерения длиннейшего пути предназначен для формирования величины длиннейшего пути сети и может быть выполнен в виде счетчика с счетным входом, входом приема параллельного кода и с параллельной выдачей информации.Триггер 11 прерывания предназначен для организации временного разделения между процессом моделирования длительностей ветвей сети и процессом анализа топологии моделируемой сети, Элемент И 12 предназначен для организации выдачи сигнала поиска свободной модели ветви в блок 3 моделей ветвей только.в случае нулевой метки свершения данной ветви, Элемент И 13 предназначен для формирования сигнала записи в узел 8 памяти только в том случае, если код узла 1 0 измерения длиннейшего пути будет больше кода узла 8 памяти значения свершения узлов, Элемент И 14 предназначен для организации выдачи сигнала с выхода триггера 11 прерывания только в момент действия сигнала ГИ 2,Элемент И 15 предназначен для организации выдачи импульсов измерительной серии в устройство 1 О измерения длиннейшего пути и в блок 3 моделей ветвей только при наличии занятых моделей ветвей в блоке 3 моделей ветвей, Элемент И 16 предназначен для формирования сигнала только в случае считывания единичной метки из узла 9 памяти меток незагруженных ветвей.Элемент И 17 предназначен для организации выдачи результата вычислений вел 8793 6ти начального узла, Вход 52 номераанализируемой ветви сети блока 2 формирования топологии соединен с адресным входом узла 66 памяти конечногоузла. Вход 53 начала анализа сверше 5ния ветви соединен с входом считывания узла 66 памяти конечного узла,Вход свершения ветви 54 соединен через элемент НЕ 95 и элемент ИЛИ 87с входом установки нуля триггера 75.Выход 45 поиска прерывания блока 2,формирования топологии соединен с выходом элемента ИЛИ 85. Выход 43 номера начального узла ветви соединен свыходом узла 65 памяти адресов начальных узлов ветвей сети. Выход 39 номера подготавливаемой к моделированию1 ветви соединен с выходом регистра 71адреса выходящей ветви. Выход 44 но,мера конечного узла ветви соединен свыходом узла бб памяти адресов конечных узлов ветвей сети, Выход 41 номера анализируемой ветви соединен свыходом регистра 72 адреса входящей 25ветви. Выход 40 поиска свободной модели ветви соединен с выходом элемента И 94. Выход 42 проверки свершенияветви соединен с выходом элементаИ 92, Выход 47 разрешения выдачи результата соединен с выходом элемента И 90. Узел 65 памяти предназначендля хранения номера начального узлаветви по адресу номера данной ветви,, Узел 66 памяти предназначен для хранения номера конечного узла ветвипо адресу номера данной ветви. Узел69 памяти предназначен для храненияпо ацресу номера узла номера ветви,первой из списка выходящей из данного узла ветвей,Узел 70 памяти предназначен дляхранения по адресу номера узла, номера ветви, первой из списка входящихв данный узел ветвей. Узел 67 памяти предназначен для хранения в видесписков номеров ветвей, выходящихиз узлов сети. Узел 68 памяти предназначен для хранения в виде списковномеров ветвей, входящих в узлы сети,Регистр 71 блока 2 Формированиятопологии предназначен для промежуточного хранения номера ветви при определении ветвей, выходящих из узла.Регистр 72 предназначен для промежуточного хранения номеров ветвей,вхо 55дящих в узел. Регистр 73 предназначен для хранения номера рассматриваемого узла сети, Регистр 74 предназначен для хранения номера конечногоузла сети. чДешифратор 79 сравнения кодов блока 2 Формирования топологии предназначен для поразрядного сравнения кодов из регистров 73 и 74. Дешифраторы 77 и 78 состояния Х предназначеныдля сравнения поступающих на них кодов с кодовой комбинацией состоянияХ, заданного постоянно в схеме,Блок 3 моделей ветвей (фиг.З) содержит и моделей ветвей 96(1),96(2)96(п), где и - любое число ) 1, и узла 97 поиска моделей ветвей. Цифрами в скобках обозначеныпорядковые номера совершенно одинаковых по своему конструктивному исполнению и функциональному назначениюблоков, узлов, элементов и полюсов,Каждая модель ветви 96 (Фиг.З)состоит из формирователя 98 временных интервалов, триггеров 99 и 100,элементов И 101 - 1 06, элементаИЛИ 107, элементов задержки 108 и109.Схема узла 97 поиска моделей ветвей блока 3 моделей ветвей (Фиг,З),содержит шифратор 110 адреса и элементы ИЛИ 111 - 114.Входы 57(1), 57(2)57(п) кодадлительности ветви блока 3 моделейветви соединены с входами элементовИ 105(1), 105(2)105(п). Входы59(1), 59(2)59(п) измерительнойсерии импульсов соединены с входамиэлементов И 1 06(1 ), 1 06(2)1 06(п).Вход 58(1) поиска свободной моделиветви соединен с входами элементаИ 104(1) первой модели ветви 96(1).Выход элемента 103(.1) первой моделиветви 96(1) соединен с входом 58(2)блока поиска свободной модели ветвивторой моцели ветви 96(2), выход эле-.мента 103(2) соединен с входом 58(3)блока третьей модели ветви 96(3) ит.д,Вход 46 поиска прерывания соединен с входом элемента ИЛИ 111 узла 97 поиска моделей ветвей блока 3 моделей ветвей. Выход элемента ИЛИ 111 узла 97 поиска моделей ветвей соединен с входом 1,1 поиска прерывания первой модели ветви 96(1). Здесь и везде в дальнейшем первая цифра в скобках обозначает номер модели ветви, а вторая - порядковый номер входа или выхода этой моделя,154 Входы 1,1, 2,1,и,1 поискапрерывания моделей ветвей 96(1),96(2)96(п ) соединены с входамиэлементов И 101(1), 101(2)101(п)и 1 02(1 ), 1 02( 2) 102(п),Выходэлемента И 101(1) первой модели ветви 96(1) соединен с входом 2,1 поиска прерывания, второй модели ветви96( 2), выход элемента И 1 01(2) второй модели ветви 96(2) соединен свходом 3.1 поиска прерывания третьеймодели ветви 96(3) и т,д, до и-ймодели ветви. Выходы 1,2, 2,2,п,2 переполнения формирователейвременных интервалов 98(1),9812 ),98(п) моделей ветвей 96(1),96(2)96(п) соединены с входамиэлемента ИЛИ 111 узла поиска моделейветвей 97, Выходы 1,4,2,4 п.4сигналов прерывания с выходов элементов И 102(1),102(2),у 102(п) моделей ветвей 96(1),96(2)96(п) сое"динены с входами элемента ИЛИ 112 узла поиска моделей ветвей 97, Выходы1,3,2.3 п,З кода моделей ветвейс выходов элементов ИЛИ 107(1),107(2)107(п) моделей ветвей96(1), 96(2).,96(п) соединены свходами шифратора адреса 110 узлапоиска моделей ветвей 97, Выходы1.5, 2,5.,п,5 наличия занятых моделей ветвей с единичного выходатриггеров 99(1),99(2)99(п) моделей ветвей 96(1),96(2),ее.,96(п)соединены с входами элемента ИЛИ 113узла поиска моделей ветвей 97, Выходы 1.6, 2,6 п.б наличия свободных моделей ветвей с нулевого выхода триггеров 99(1), 99(2)99(п)моделей ветвей 96(1 ),96( 2)96(п)соединены с входами элемента ИЛИ 114узла поиска моделей ветвей 97Выход49 прерывания блока 3 моделей ветвейсоединен с выходом элемента ИЛИ 112узла поиска моделей ветвей 97. Выход48 номера модели ветви блока 3 моделей ветвей соединен с выходом шифратора 110 адреса узла поиска моделиветви 97. Выход наличия занятых моделей ветвей 50 блока 3 моделей ветвейсоединен с выходом элемента ИЛИ 1 13узла поиска моделей ветвей 97. Выход51 наличия свободных моделей ветвейблока 3 моделей ветвей соединен свыходом элемента ИЛИ 11 4 узла поискамоделей ветвей 97,Формирователи 98(1),98(2),98(п) временного интервала моде 879310лей ветвей 96(1), 96(2)96(п)предназначечы для временного моделирования,длительностей ветвей сети имогут быть выполнены в виде двоичного реверсивного счетчика с параллельным вводом информации и с выходомсигнала переполнения емкости счетчика.Шифратор 110 адреса узла поискамоделей ветвей 97 предназначен дляФормирования адреса каждой моделиветви.Работу устройства рассмотрим напримере вычисления длиннейшего путив сети с ограничением на количествомоделей ветвей в блоке моделей ветвей меньшим числа ветвей, прйнадлежащих максимальному фронту в иссле 20 дуемой сети,Устройство работает следующим образом,В узлы 65 - 70 памяти блока 2 формирования топологии в виде списковзаносится информация о топологии моделируемой сети, Регистры 71 - 73блока 2 формирования топологии предварительно обнуляются, а в регистр74 конечного узла сети заносится код30 номера конечного узла сети, Узел 7памяти меток свершения и узел 9 меток незагруженных ветвей блока 1 уп.равления обнуляются. Узел 1 О измерения длиннейшего пути и счетчик 30поиска незагруженных ветвей блока 1управления обнуляются, Триггер 11блока 1 управления, триггеры 75 и 76блока 2 формирования топологии итриггеры 99(1),99(2)рр 99(п)в40100(1), 100(2)100(п) блока 3 моделей ветвей устанавливаются в нулевое состояние,После начальной установки на полюс 63 блока 1 управления подается45код номера ветви, выходящий из узла,принятого за начальный, Этот код:поступает на вход элемента ИЛИ 26. Внекоторый момент времени сигнал"Пуск", поступающий на полюс 62 блока управления 1, проходит через элемент ИЛИ 25 на входной полюс 55 блока 2 топологии, Код номера ветви через элемент ИЛИ 26 блока 1 управления поступает на полюс 56 блока 2 то 55пологии, проходит через элементИЛИ 88 и устанавливает триггер 76 вединичное состояние, Единичное состояние триггера 76 разрешает прохожЛеиие серии имлульсов ГИ 1, поверие48793 12 как указанная ветвь выбрана как выходящая из начального узла сети, то на вход узла 69 памяти первой выходящейветви. Через время задержки,достаточна адресный вход узла 67 памяти выходящих ветвей, а также через выходной полюс 39 блока 2 Формирования топологии на адресный вход узла 5 памяти длительностей, информациЬнный вход узла 6 памяти номеров моделируемых ветвей, через элемент ИЛИ 24 на адресный вход узла 9 памяти меток незагруженных ветвей и через элемент ИЛИ 19 на адресный вход узла 7 памяти меток свершения блока 1 управления,Затем импульс ГИ 2, сдвинутый относительно импульса ГИ 1, с выхода элемента И 94 блока 2 топологии поступает на вход считывания узла 67 памяти.Осуществляется считывание номера второй ветви, выходящей из того же узла, Одновременно по импульсу ГИ 2 сигнал поиска свободной модели ветви свыхода элемента И 94 через выходной 1115 поступают с полюса 60, и импульсов ГИ 2, которые поступают с полюса 61, через элементы И 93 и 94 соответственно, Кроме того, сигнал "Пуск" поступает на вход элемента 80 задержки и на вход считывания узла 65 памяти начальных узлов. При поступлении сигнала считывания в узле 65 памяти происходит считывание информации из ячейки памяти по адресу номера ветви, поступающего из полюса 56.Так выходе узла 65 памяти появится кодначального узла сети, который черезэлемент ИЛИ 83 поступает на адресный ное для считывания информации из узла 65 памяти, сигнал "Пуск" появляется на выходе элемента 80 задержкии через элемент ИЛИ 82 поступаетна вход считывания узла 69 памяти,Сигнал считывания позволяет считывать из узла 69 памяти по адресу начального узла сети код номера ветви,являющейся первой в списке ветвей,выходящих из начального узла сети.Этот код с выхода узла 69 памяти через элемент ЮИ 84 поступает на информационный вход регистра 71 выходящей ветви и записывается в него по первому импульсу ГИ 1, поступающему на управляющий вход регистра с вьглода элемента 93 И,Записанный код первой выходящей ветви с выхода регистра 71 поступает Фполюс 40 блока 2 топологии поступаетна вход считычания узла 5 памяти длительностей, на вход элемента 31 задержки через элемент ИЛИ 20, на входсчитывания узла 7 памяти меток свершения и на вход элемента 32 задержкиблока 1 управления,По сигналу поиска свободной моде 10ли ветви и адресу номера первой выходящей из узла ветви осуществляетсясчитывание кода длительности этойветви из узла 5 памяти длительностей, Этот код через полюс 57 поступает в блок 3 моделей ветвей, Сигналпоиска свободной модели ветви, который через элемент ИЛИ 20 поступаетна вход считывания узла 7 памятиблока 1 управления, осуществляетсчитывание метки свершения по адресузагружаемой ветви сети (в данном случае, по адресу первой ветви, исходящей из начального узла сети). Таккак в начальный момент метка сверше 25 ния ветви равна "0", то сигнал низкого уровня через элемент НЕ 27 поступает на первый вход элемента И 12,На другой вход этого элемента черезвремя задержки, достаточное для считывания информации из узла 7 памяти,с выхода элемента 32 задержки поступает сигнал поиска свободной моделиветви, На выходе элемента И 12 сформируется сигнал высокого уровня, который через выходной полюс 58 поступает в блок 3 моделей ветвей, Кроме того, сигнал поиска свободной моделиветви с выхода элемента И 12 блока 1управления поступает на вход установки параллельного кода узла 10 измерения длиннейшего пути, иа вход записи узла 9 памяти меток незагруженных ветвей и через элемент ИЛИ 22на вход считывания узла 8 памятизначения свершения узлов 8.Сигнал, который поступает навход считывания узла 8 памяти,осуществляет считывание информации о текущем значении свершения узла (в данном случае нулевой информации) поадресу номера узла, первая исходящаяветвь которого загружается в блокмоделей ветвей, Номер этого узла поступает из блока 2 формирования топо"55логии через полюс 43 и элемент 21на адресный вход. узла 8 памяти блока 1 управления, Считанный из узлапамяти 8 код поступает на входы установки параллельного кода узла 1 04879314 1315 измереиия длиннейшего пути и записывается в него по сигналу разрешения установки параллельного кода, который поступает с выхода элемента И 12,Сигнал, который поступает на вход записи узла 9 памяти, осуществляет запись информации о наличии свободных моделей ветвей, которая поступает с входного полюса 51 по адресу номера загружаемой ветви, который поступает с блока 2 Формирования топологии через входной полюс 39 и элемент ИЛИ 24 на адресный вход узла 9 памяти. Если для моделироваиия данной ветви есть свободные модели ветви, то на входном полюсе 51 присутствует сигнал низкого уровня с выхода элемента ИЛИ 114 блока 3 моделей ветвей и в узел 9 памяти блока 1 управления по адресу загружаемой ветви будет записана нулевая метка, т,е, данная ветвь загружается в блок 3 моделей ветвей, В противном случае в узел 9 памяти записывается единичная метка, Это означает, что для моделирования данной ветви нет свободных моделей и данная ветвь в блок моделей ветвей загружена не будет.Сигнал поиска свободной модели ветви, который с выхода элемента И 12 через полюс 58 подается в блок 3 моделей ветвей, поступает на входы элементов И 103(1) и 104(1) первой модели ветви 96(1) блока 3 моделей ветвей, Так как в рассматриваемый момент (загружается первая ветвь, исходящая из начального узла сети) все модели ветвей свободные, то триггер 99(1) находится в нулевом состоянии и сигнал с выхода элемента И 104(1) через элемент 109(1) задержки поступает на вход установки единичного состояния триггера 99(1 ),Триггер 99(1) устанавливается в единичное состояние., что означает занятость процессом моделирования длительности некоторой ветви первой модели ветви, Одновременно сигнал с выхода элемента И 104 поступает на первый вход элемента И 105(1) и через элемент ИЛИ 107(1) на вход шифратора адреса. На второй вход элемента И 105(1) через полюс 57 поступает код длительности ветви, считанный из узла 5 памяти длительности блока 1 управления Этот код заносится в качестве исходной информации в фор 5 10 15 20 25 30 35 40 45 50 55 мирователь 98(1) временного интервала первой модели ветви 96(1) блока 3 моделей ветвей, По сигналу, который поступает с выхода элемента И 104(1) через элемент ИЛИ 107(1) и полюс 1,3 на шифратор адреса 110, формируется код первой модели ветви, Этот код через полюс 48 поступает на адресный вход узла памяти номеров моделируемых ветвей 6 блока 1 управления, Через время, измеряющееся от момента поступления сигнала поиска свободной модели ветви до момента поступления кода свободной модели ветви, на выходе элемента 31 задержки блока 1 управления появится сигнал, поступающий на вход записи узла 6 памяти номеров моделируемых ветвей, Этот сигнал позволяет записать по адресу номера выбранной модели ветви (в данном случае, первой),номер ветви, длительность которой уже записана в Формирователь временного интервала данной модели ветви, На этом заканчивается подготовка к процессу временного моделирования длительности первой, выходящей из начального узла сети ветви.Далее считанный по адресу номера первой выходящей из узла ветви, из узла памяти выходящих ветвей 67 блока 2 формирования топологии номер следующей ветви в списке выходящих из узла ветвей поступает через элемент ИЛИ 84 на информационный вход регистра 71 и записывается в него с приходом второго импульса ГИ 1,Записанный в регистр 71 код вновь поступает на адресный вход узла 67 памяти, а также через полюс 39 на адресный вход узла 5 памяти, на информационный вход узла 6 памяти и через элемент ИЛИ 19 на адресный вход узла 7 памяти, и через элемент ИЛИ 24 на ад" ресный вход узла 9 памяти блока 1 управления, С приходом второго импульса ГИ 2 из узла 5 памяти длительностей считывается длительность второй исходящей из узла ветви и поступает через полюс 57 на входы элементов И 105(1), 105(2)105(п) всех моделей ветвей блока 3 моделей ветвей. Одновременно осуществляется считывание метки свершения из узла 7 памяти блока 1 управления по адресу номера второй исходящей из узла ветви, Если считана нулевая метка, то на выходе элемента И 1 2 сформируется сигнал высокого уровня, которыйпоступает на вход узла 10 разрешения установки параллельного кода устройства измерения длиннейшего пути,на вход записи узла памяти меток незагруженных узлов 9 и через элементИЛИ 22,на вход считывания узла 8 памяти значения свершения узлов,Осуществляется считывание кода текущегозначения свершения узла по адресу но 1 Омера начального узла ветви из узла8 памяти и запись этого кода в устройство 10 измерения длиннейшего пути, Кроме этого, производится запись15метки в узел 9 памяти йо адресу номера ветви,Если для моделирования длительности этой ветви имеется свободная модель, то записывается нулевая метка,20 В противном случае, записывается едикод номера подготавливаемой к моделированию ветви сети, который поступаетс полюса 39. ничная метка, Кроме того, сигнал с выхода элемента И 12 через полюс 58 поступает на входы элементов И 103(1) 25 и 104(1) первой модели ветви 96(1) блока 3 моделей ветвей, Так как триггер 99(1) первой модели ветви находится в единичном состоянии (модель занята), то сигнал с выхода элемента И 103(1) поступает на вход 58(2), второй модели ветви, Триггер 99(2) второй модели ветви находится в ну. левом состоянии, поэтому сигнал с выхода элемента И 104(2) поступает на вход элемента И 105(2), на другой вход которого посту,;ает код длительности ветви, Произвоцится запись кода длительности ветви в формирователь 98(2) временного интервала вто. рой модели ветви 96(2) Одновременно40сигнал с выхода элементу 104(2) через элемент 109(2) задержки устанавливает триггер 99(2) в единичное сос" тояние, Кроме того, сигнал с выхода элемента И 104(2) через элемент45 ИЛИ 107(2) и полюс 2,3 поступает на вход шиФратора 110 адреса, На выходе шифратора 110 адреса сформируется код номера второй модели ветви,который через полюс 48 поступает на адресный вход узла 6 памяти номеров моделируемых ветвей блока 1 управления, По этому адресу в узле 6 памяти при поступлении сигнала с выхода элемента 31 задержки, записывается Так осуществляется подготовка к моделированию ветвей, выходящих из начального узла сети. Это происходитдо тех пор, пока из узла 67 памятиблока 2 топологии,не будет считанапоследняя ветвь из списка исходящихиз начального узла ветвей, После этого, по адресу ее номера из узла 6памяти будет считан код Х, которыйзаписывается в регистр 71. Выход регистра 71 подключен к дешифраторусостояния Х 77, поэтому при записив регистр 71 кода Х на выходе дешифратора 7 появится сигнал. Этот сигнал поступает на нулевой вход триггера 76, сбрасывая его в нулевое состояние. Кроме того, сигнал с выходадешифратора 77 через элемент ИЛИ 85н полюс 45 поступает на вход триггера 11 прерывания блока 1 управления,устанавливая его в единичное состояние. Одновременно сигнал поиска прерывания с полюса 45 блока 1 управления поступает через полюс 46 в блок3 моделей ветвей,Сигнал поиска прерывания с полюса46 через элемент ИЛИ 111 узла 97 поиска моделей ветвей поступает нав 1 од элементов И 101(1) и 102(1) первой модели ветви 96(1) блока 3 моделей ветвей, Так как триггер 1 00(1)прерывания первой модели ветви находится в нулевом состоянии, то на выходе элемента 101(2) сформируетсясигнал поиска прерывания, который через полюс 2,1 поступает на входы элементов И 101(2) и 1 02(2) второй модели ветви 96(2)и т,д, Так как в рассматриваемый период триггеры 100(1),100(2)100(п) прерывания всехмоделей ветвей 96(1), 96(2)96(п)находятся в нулевом состоянии, то навыходе ни одного из элементов 102(1),102(2)102(л) сигнал не сформируется, что даст отсутствие сигнала навыходе элемента 112 узла 97 поискамоделей ветвей. Поэтому триггер 11блока 1 управления находится в единичном состоянии, и потенциал с егоединичного выхода поступает на первыйвход элемента И 14. На другой входэтого элемента с генератора 4 импульсов через полюс 61 поступают импульсы серии ГИ 1. На выходе элемента И ;4сформируются сигналы высокого уровня,которые поступают на первый вход элемента И 15, На другой вход этого элемента с блока моделей ветвей через18 делей ветвей, с полюса 48 поступаетна адресный вход узла 6 памяти номеров моделируемых ветвей блока 1 управления. Сигнал прерывания с полюса 49 поступает на вход считыванияузла 6 памяти номеров моделируемыхветвей, Происходит считывание по адресу номера модели ветви кода номера ветви сети, Этот код через элемент ИЛИ 19 поступает на адресныйвход узла 7 памяти меток свершенияветвей, Через время, достаточное длясчитывания номера ветви с узла 6 памяти, на вход записи узла 7 памятичерез элемент 33 задержки поступаетсигнал прерывания, и по адресу номера ветви в узел 7 памяти меток сверщения ветвей записывается единичнаяметка, характеризующая завершениепроцесса моделирования длительностиданной ветви, Через время, достаточное для записи метки свершения в узел7 памяти, сигнал прерывания появитсяна выходе элемента 34 задержки, Свыхода элемента 34 задержки сигналначала анализа свершения ветви поступает на вход элемента 35 задержкии через полюс 53 в блок 2 формирования топологии, Через полюс 52 в блок2 формирования топологии с узла 6памяти поступает код номера ветви,Код номера ветви с полюса 52 поступает на адресный вход узла 66 памяти конечных узлов блока 2 формирования топологии. Сигнал начала анализа ветви с полюса 53 поступает наединичный вход триггера 75, устанавливая его в единичное состояние,Единичное состояние триггера 75 разрешает прохождение импульсов ГИ сполюса 60 и импульсов ГИ 2 с полюса61 через элементы И 91 и 92 соответственно. Кроме того, сигнал началаанализа ветви с полюса 53 поступаетна вход элемента 81 задержки и навход считывания узла 66 памяти, Происходит считывание ячейки памяти, вкоторой записан номер конечного узла ветви, вызвавшей прерывание,Кодсчитанного номера узла с выхода узла66 памяти поступает на выходной полюс 44,С полюса 44 код номера конечногоузла анализируемой ветви через элемент ИЛИ 21 блока 1 управления поступает на адресный вход узла памятизначения свершения узлов сети 8.Через время, достаточное для считыва 17 1548793полюс 50 поступает потенциал высокого уровня о наличии занятых моделейветвей. На выходе элемента И 15 сформируются импульсы измерительной серии,5которые поступают на счетный входузла 10 измерения длиннейшего путии через полюс 59 в блок 3 моделейветвей, В блоке 3 моделей ветвейимпульсы измерительной серии с полюса 59 поступают на те формирователи98 временного интервала, триггерызанятости 99 которых находятся вединичном состоянии, Так продолжается до тех пор, пока хотя бы один изформирователей 98 не выдаст сигналоб окончании процесса моделированиядлительности ветви,Сигналы с выхода формирователейвременного интервала 98(1), 98(2),.,98(п) поступают на единичные входы триггеров 1 00(1 ), 1 00(2)100(п), устанавливая их в единичное состояние, Одновременно сигналс выхода формирователей 98(1), 2598(2)98(п) через элемент ИЛИ 111узла 97 поиска моделей ветвей и полюс 1,1 поиска прерывания поступаетна элементы И 101(1) и 102(1) первоймодели ветви 96(1). Если триггер1 00(1) прерывания первой модели ветви 96(1) находится в единичном состоянии (модель закончила формирование длительности ветви), сигнал прерывания с выхода элемента 1 02(1)через полюс 1,4 и элемент ИЛИ 112 узла 97 поиска моделей ветвей поступает на полюс 49 и с него в блок 1 управления, Кроме того, сигнал с выхода элемента И 102(1) устанавливает 40его в нулевое состояние. Это означает освобождение данной модЕли дляпоследующих вычислений, Одновременносигнал с выхода элемента 102(1) через элемент 107(1) и полюс 1.3 поступает на вход шифратора 110 адреса:узла 97 поиска моделей ветвей.На выходе, шифратора 110 сформируется кодпервой модели ветви, который черезполюс 48 поступает в блок 1 управления, Кроме того, сигнал с выхода элемента 102(1) первой модели ветви96(1) через элемент 108(1) задержкипоступает на нулевой вход триггера100(1), устанавливая его в нулевоесостояние,Код номера модели ветви,сформированный шифратором 110 адреса узла97 поиска моделей ветвей блока 3 мо