Устройство для сжатия информации

(19) 01) 15/О ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ РЕТЕ ПИСА ЕТЕЛЬС АВТОРСКОМ,Ф(21) 3454385/18-24единен с первым входом первого ре- (22) 18.06.82 гистра записи, второй вход которого (116) 23.09.83. Бюл. 11 35 соединен с выходом преобразователя (72) Г.Г,Живилов, В.А,прянишников аналог-код, выход - с первыми входами и Н.И;Сметанин коммутатора, второго и третьего бло- .(53) 621.398(088.8) . ков памяти, выход коммутатора соеди- (56) 1. Авторское свидетельство СССР нен с первым входом второго регистра йф 617827, кл. Н 03 К 5/159, 1977. , записи, второй вход которого соединен2. Авторское свидетельство СССР с пятым выходом блока управления, вы- Ю 888165, кл. 6 08 С 19/00, 1980ход - с входом преобразователя код(прототип). аналог и вторым входом первого блока/памяти, выходы первого, второго и (54)(57) 1УСТРОЙСТВО ДЛЯ СЖАТИЯтретьего блоков памяти соединены со- ИНФОРМАЦИИ, содержащее преобразова- ответственно с вторым, третъим и четтель аналог-код,. первый вход которо-. вертым входами коммутатора, пятый, го объединен с первым входом блока шестой и седьмой входы которого соеди- Я временной дискретизации и подключен . нены соответственно с первым, вторым к входу устройства, первый выход. . и третьим выходами дешифратора, четблока временной дискретизации со- вертый выход которого соединен с вось" единен с вторымвходом преобразова" . мым входом коммутатора и третьим вхо в теля аналог"код и первым входом бло- дом блока управления, шестой выход ка управления, второи выход - с пер" блока управления соединен с четвервым входом блока адресации и вторый тым входом блока адресации и первыми входом блока управления, первый, вто- входами дешифратора и распределителя, рой и третий выходы которого соедине" седьмой выход " с пятым входом блока ны соответственно с вторым входом адресации, второй и третий выходы коблока временной дискретизации, вто- торого соединены соответственно с рым и третьим входами блока адреса" вторым и третьим входами дешифратора, ции, первый выход которого соединен четвертый -выход блока адресации соедис первым входом первого блока памяти,нен с четвертым входом дешифратора и третий выход блока временнойвторым входом распределителя, третий дискретизации соединен. с четвертым ., вход которого соединен с восьмым выховходом блока управления, и преобра-: дом блока управления, выходы распре" зователь код-аналог, выход которого . делителя соединены соответственно сединен с выходом устройства, о т - третьим входом первого блока памяти юфф л и ч а ю щ е е с я тем, что,с це- и вторыми входами второго и третьего лью повышения быстродействия устрой" блоков памяти, третьи входы .которых . ства, в него введены регистры записи, подключены к первому выходу блока адкоммутатор, второй и третий блоки , . ресации..памяти, распределитель и дешифратор,2, Устройство по п,1, о , четвертый выходблока управления со" ю щ е е с я тем, что блок со тли ча адресации3 ойЗу 11код 7я 2 быка Йб диод Фг Ю дыкод %додав Выходухо дыкод4 Ы 71043711 Жа Рг 3 ап. Ьт.г 55 Тираж 618 ПодписиВНИИПИ Государственного комитета СССРпо делам изобретений и открытий3035, Москва, Ж, Рауаская наб., д. аказ 73 Филиал ППП "Патент"., гужгород, ул, Проектная Составитель Н.Бочарова Редактор Т,Киселева Техред М,КостикКорректорИ.Ватрушкина.1 О 4выполнен на коммутаторах, счетчикеадреса записи, сцетцике адреса считывания, регистре, формирователе импульсов, триггере, инверторе, элементе сравнения, элементе ИЛИ и элементе И, первые выходы счетчика адресазаписи соединены с первыми входамипервого коммутатора и первыми входамирегистра, выходы которого соединены спервыми входами элемента сравнения,выход которого соединен с первым входом элемента И, выход элемента И соединен с первым входом элемента ИЛИ,выход которого соединен с первым входом счетчика адреса считывайия, первые выходы .которого соединены с вторыми входами элемента сравнения и вто.рыми входами первого коммутатора, выход формирователя импульсов соединенс вторым входом элемента ИЛИ, выходтриггера соединен с первыми входамивторого и третьего коммутаторов,вторые входы которых объединены свторым входом элемента И и подключенык выходу инвертора, выход второго коммутатора соединен с вторым входомсчетчика адреса считывания., выходтретьего коммутатора соединен с третьими входами первого коммутатора иэлемента сравнения, третий вход третьего коммутатора соединен с шинойлогического нуля, второй вход регистра подключен к первому входу блокаадресации, вход триггера и третийвход второго коммутатора подключенык второму входу блока адресации, четвертый вход первого. коммутатора,объединенные вход инвертора, входформирователя импульсов и четвертыевходы второго и третьего коммутаторови вход счетчика адреса записи подключены соответственно к третьему, четвертому и пятому входам блока адресации, выход первого коммутатора ипервый выход счетчика адреса записиподключены соответственно к первомуи второму выходам блока адресации,выход счетчика адреса считывания соединен с третьим входом элемента И итретьим выходом блока адресации, второй выход счетчика адреса записи со."единен с четвергым выходом. блока адресации,3. Устройство по п.1, о т л и ч а-ю щ е е с я тем, что дешифратор выполнен на коммутаторе, формирователеимпульсов, инверторах, триггерах иэлементах И, .выход формирователя им"пульсов соединен с входом первого триг" гера, первый выход которого соединенс первым входом первого элемента И,второй вход которого соединен с выходом первого инвертора, второй выходпервого триггера соединен с первымивходами второго и третьего элементовИ, вторые входы которых подключены ксоответствующим выходам коммутатора,выход второго элемента И соединен с,первым входом четвертого элемента И,;второй вход которого через второй ин,вертор соединен с первым входом коммутатора, выход четвертого элемента И через второй триггер соединен с пер выми входами пятого и шестого элементов И, выход третьего элемента И соединен с вторыми входами пятого и шестого элементов И, выходы первого, второго, пятого и шестого элементов И соединеныс соответствующими выходами дешифратора, объединенные вторые вхос ды коммутатора и четвертого элемента И, третий и четвертый входы коммута-.тораи.,объединенные входы первого инвертора и формирователя импульсов подклюцены соответственно к первому, второму, третьему и четвертому вхо" дам дешифратора.4. Устройство по п.1, о т л и ч а" ю щ е е с я тем, что блок управления выполнен на формирователях импульсов,. . коммутаторах, генераторе импульсов триггерах, инверторе, элементе И, элементе ИЛИ и. элементе задержки, выход первого формирователя импульсов сединен с первым входом первого эле" мента И, второй вход которого соединен с выходом инвертора, выход - с первым входом первого триггера, второй вход которого объединен с первым входом второго триггера и подключен к выходу второго формирователя импульсов, выход первого триггера соединен с.первыми входами элемента ИЛИ, первого и второго коммутаторов, первый выход элемента ИЛИ соединен с первым входом третьего коммутатора и вторым входом второго коммутатора,; выход которого соединен с входом эле"мента задержки, первый выход которогосоединен с вторыми входами первого итретьего коммутаторов, выход генератора импульсов соединен спервым входом второго элемента И и входом третьего формирователя импульсов, вы;, ход которого соединен с третьим вхо" дом первого и второго коммутаторов и первым входом третьего элемента И, второй -вход которого соединен с вы-143711 10 ходом второго триггера, второй вход которого подключен к шине Пуск, вход первого инвертора, вход второго формирователя импульсов, второй вход элемента. ИЛИ и четвертые входы первого и второго коммутаторов подключены к первому входу блока управления, объединенные третий вход третьего коммутатора и пятый вход вто- рого коммутатора подключены к второму входу блока управления, вход первого формирователя импульсов и шестой .вход второго коммутатора подключены соответственно к третьему и четвертому входам блока управления, выход тре" . тьего элемента И, выход третьего ком" мутатора, выход второго элемента И, второй,.третий и четвертый выходы элемента задержки, выход первого коммутатора подключены соответственно к первому-седьмому выходам блока управления, второй выход, элемента ИЛИ подключен к второму входу второго. элемента И и восьмому выходу блокауправления. 5. Устройство по п.1, о т л и ч а-ю.щ е е с я тем, что распределитель выполнен на триггерах, инверторе, эле ментах И и элементе ИЛИ, первый выход первого. триггера соединен с первым входом элемента ИЛИ, выход которого соединен с первым входом первогоэлемента И, второй выход первого триггера соединен с первым входом второгоэлемента И, выход которого соединенс вторым входом элемента ИЛИ, выходинвертора соединен с вторым входомвторого элемента И и первыми входами второго тригера и третьего элемента И, выход второго триггера соединен с вторым входом третьего элемента И и,. первым входом четвертого элемента И, объединенные вторые входы первого и четвертого элементов И и третий входтретьего элемента И подключены к .первому входу распределителя, объединенные входы первого триггера и инвертораи третий вход четвертого элемента Иподключены к второму входу распределителя, объединенные третий входпервого элемента И и четвертые входытретьего и четвертого элементов И подключены к третьему входу распределителя, выходы первого, четвертогои третьего элементов И подключены со ответственно к первому, второму и третьему входам. распределителя.Г1Изобретение относится к автомаТике и вычислительной технике и предназначено для согласования полосы вход", ного сигнала с полосой пропускания анализирующей и измерительной аппа ратуры.Известно устройство для временного сжатия сигналов, содеращее несколько петель накопления. с коммутатором и рециркуляционную линию задержки в 10 каждой петле, используемую в качестве запоминающего устройства, сумматор, выход которого является выходом устройства. Устройство содержит также. блок управления, входы элементов за" 15 поминания уровня напряжения.и вход коммутатора первой петли накопления объединены и образуют входную шину устройства ИОднако известное устройство не мо жет быть использовано в задачах автоматического измерение характеристик периодических сигналов, так как неосуществляет выделение, периода входного сигнала. Кроме того, оно не оп" ределяет оптимальное число измеряемых ординат на периоде сигнала и вследствие этого погрешность аппроксимации входного сигнала может оказаться вышедопустимой, при этом устройство обладает низким быстродействием, так кактребует предварительного и независимого нахождения величины периода.Наиболее близким к изобретению по технической сущности и достигаемому эффекту является устройство для вре- . менного сжатия входного сигнала, со" держащее преобразователь аналог-кол, блок. временной дискретизации, блок определения г 1 ериода вхсдного сигнала и блок умножения частоты, первые вхо"ды которых подключены к входу устрой" ства, блок управления, преобразова" гель код-аналог, выход которого со711 4 3 1013 единен с выходом устройства, блок памяти, первый вход которого подключен к первому выходу блока адресации,. первый вход последнего соединен с первым входом блока удравпения и с. первым выходом блока временной дискретизации, первйй, второй и третий выходы блока управления подключены к второму входу блока временной дискретизации, к второму и третьему входам 1 О блока адресации соответственно, второй и третий выходы блока временной. дискретизации соединены с вторыми входами блока управления и преобразователя аналог-код, соответственно 2 . 15Недостатком данного устройства.яв ляется невысокое быстродействие, обусловленное тем, что оно работает в три такта, а именно: определение значения периода входного сигнала; за О лись ординат сигнала на. его периодев блок памяти;-вывод информации, Первые два такта и определяют быстррдействие устройства: на запоминание входного сигнала 1 с промежуточным ,. 25 выделением периода и аналого-цифро, вым преобразованием) необходимо не менее двух периодов.входного сигнала. В ряде измерительных задач в инфра- низком диапазоне частот это может ЗО оказаться недопустимым, что дополнительно приводит к ограничению,об" ласти применения.Цель изобретения " повышение быст" родействия устройства.Поставленная цель достигается тем, что в устройство для сжатия информа- ции, содержащее преобразователь ана- . лог"код, первый вход которого объединен с первым входом блока временной дискретизации и подключен к входу устройства, первый выход блока временной дискретизации соединен с вторым входом преобразователя аналог-код и,первым входом блока управления второй: 45 выход - с первым входом блока адресации и вторым входом блока управления, первый, второй и третий выходы которого соединены соответственно с вторым входом блока временной дискретизации, вторым и третьим входами блока адресации, первый вход которого соединен с первым входом первого блока памяти, третий выход блока временной дискретизации соединен с четвертымвходом блока управленияи преобразо-,55 ватель код-аналог, выход которого соеДинен с выходом устройства, введены ;регистры записи, коммутатор, второй и третий блоки памяти, распределительи дешиФратор, четвертый выход блокауправления соединен с первым входомпервого регистра записи, второй входкоторого соединен с выходом преобразователя аналог-код, выход - с первымивходами коммутатора, второго и третьего блоков памяти, вЫход коммутатора соединен с первым входом второгорегистра записи, второй вход которого соединен с пятым выходом блока уп-,равления, выход - с входом преобразо"вателя код-аналог и вторым входом пер"вого блока памяти, выходы первого,второго, и третьего блоков памяти соединены соответственно с вторым, тре-. тьим и четвертым входами коммутатора, пятый, шестой и седьмой входы которо" го соединены соответственно с первым,вторым и третьим выходами дешифратора; четвертый выход которого соединен свосьмым входом коммутатора и третьимвходом блока управления, шестой выход блока управления соединен с четвертым входом блока. адресации и первыми входами дешифратора и распределителя,седьмой выход - с пятым входом блока. адресации, второй и третий выходы ко"торого соединен соответственно с вто" рым и третьим входами дешифратора, четвертый выход блока адресации соединенс четвертым входом дешифратора и вторым входом распределителя, третий вход которого соединен с восьмым выходом блока управления, выходы распределителя соединены соответственно с третьим вхо дом первого блока памяти и вторыми входами второго и третьего блоков памяти, третьи входы которых подключены к первому выходу блокаадреса". ции.Кроме того, блок адресации выпол" нен на коммутаторах, счетчике адреса записи, счетчике адреса считывания, регистре, формирователе импульсов, триггере, инверторе, элементе срав" нения, элементе ИЛИ и элементе И, первые выходы счетчика адреса записи соединены с первыми входами первого коммутатора и первыми входами регист" ра, выходы которого соединены с оервыми входами элемента сравнения, выход которого соединен с первым входом элемента И, выход элемента И соединен с первым входом элемента ИЛИ, выход которого соединен с первым входом счетчика адреса считывания, первые выходы которого соединены с вторымивходами элемента сравнения и вторыми входами первого коммутатора, выход формирователя импульсов соединен с . вторым входом элемента ИЛИ, выход триггера соединен с первыми входами 5 второго и третьего коммутаторов, вторые входы которых, объединены с вторым входом элемента И и подключены к выходу инвертора, выход второго коммутатора соединен с вторым входом 10 счетчика адреса считывания, выход третьего коммутатора соединен с, тре,тьими входами первого коммутатора и ,элемента сравнения, третий вход третьего коммутатора соединен с шиной 15 логического нуля, второй вход регистра подключен к .первому входу бло- ка, адресации, вход триггера и третий вход второго коммутатора подключены к второму входу блока адресации, чет вертый вход первого коммутатора, объе" диненные вход инвертора, вход формирователя импульсов и четвертые входы второго и третьего коммутаторов и вход счетчика адреса записи подклю чены соответственно к третьему, четвертому и пятому входам блока адресации, выход первого коммутатора ипервый выход счетчика адреса записиподключены соответственно к первому и второму выходам блока адресации, . выход счетчика адреса считывания соединен с третьим входом элемента И итретьим выходом блока адресации, второй выход. счетчика адреса записи соединен с четвертым выходом блока адресации.При этом дешифратор выполнен на коммутаторе, формирователе импульсов, инверторах, триггерах и эле ментах И выход формирователя импуль)сов соединен с входом первого триг-, гера, первый выход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом первого инвертрра, второй вы" ход первого триггера соединен с первыми входами. второго и третьего элементов И, вторые входы которых под" ключены к соответствующим выходам коммутатора, выход второго элемента И соединен с первым входом цетвертогос элемента И, второй вход которого через второй инвертор соединен с первым , входом коммутатора, выход четвертогоэлемента И через второй триггер со 55 единен с первыми входами пятого и шестого элементов И, выход третьего элемента И соединен с вторыми входами пятого и шестого элементов И, выходыпервого,. второго, пятого и шестогоэлементов И соединены с соответствующими выходами дешифратора, объединенные вторые входы коммутатора и четвертого элемента И, третий и четвертый входы коммутатора и объединенные входы первого инвертора и формирователяимпульсов подключены соответственно к первому, второму, третьему и четвертому входам дешифратора.Блок управления выполнен на формирователях импульсов, коммутаторах, генераторе импульсов, триггерах, инверторе, элементах И, элементе ИЛИ и элементе задержки, выход первого формирователя импульсов соединен с первым входом первого элемента И, второйвход которого соединен с выходом инвертора, выход - с первым входом первого триггера, второй входкоторогообъединен с первым входом второго ;,триггера и подключен к выходу второгоформирователя импульсов, выход перво"го триггера соединен с первыми входами элемента ИЛИ, первого и второго коммутаторов, первый выход элемента ИЛИ соединен с первым. входом третьего коммутатора и вторым входом второго коммутатора, выход которого соединен с входом элемента задержки, первый вы-.ход которого соединен с вторыми входами первого и третьего коммутаторов, выход генератора импульсов соединен с первым входом второго элемента И и входом третьего формирователя импульсов, выход которого соединен с третьим входом первого и второго коммутаторов и первым входом третьегоэлемента И, второй вход которого соединен с выходом второго триггера, второйвход которого подключен к шине "Пуск",вход первого инвертора, вход второго формирователя импульсов, второй вход элемента ИЛИ и черветрые входы первого и второго коммутаторов подключены к первому входу блока управления, объединенные третий вход третьего коммутатора и пятый вход второго коммутатора подключены к второму входу блока управления, вход первогоформирователя импульсов и шестойвход второго коммутатора подключены соответственно к третьему и четвертому входам блока управления, выходтретьего элемента И, выход третьегокоммутатора, выход второго элементаИ, второй, третий и четвертый выходыэлемента задержки, выход первого ком7 1043мутатора подключены соответственно кпервому-седьмому выходам блока управления, второй выход элемента ИЛИподключен к второму входу второгоэлемента И и восьмому выходу блокауправления,Кромеф того, распределитель выполнен на триггерах, инверторе, элементах И и элементе ИЛИ, первый выходпервого триггера соединен с первым 10входом элемента ИЛИ; выход которогосоединен с первым входом первого элемента И, второй выход первого триггера соединен с первым входом второгоэлемента И, выход которого соединенс вторым входом элемента ИЛИ, выходинвертора соединен с вторым входомвторого элемента И и первыми входамивторого триггера и третьего элемента И, выход второго триггера соединен 2 Ос.вторым входом третьего элемента И,и первым входом четвертого элементаИ, объединенные вторые входы первогои,четвертого элемента И и третий входтретьего элемента И подключен к первому входу распределителя, объединенные входы первого .триггера и инвертора и третий вход четвертого элемента И подключен к второму входу распределителя, объединенные третий входпервого. элемента И и четвертые входытретьего и четвертого элементов Йподключены к третьему входу распределителя, выходы первого, четвертогоитретьего элементов И подключены со-;ответственно к первому, второму итретьему входам распределителя.На фиг.1 изображена структурйая .схема устройства для сжатия информации; на фиг.2 - пример выполненияблока адресации; дешифратора; блока40управления; распределителя соответственно; на фиг.6 - пример организациипроцессов записи и перезаписи информации в,блоках памяти; на фиг.7 и 8- 45временные диаграммы работы устройства,Устройство для сжатия информациисодержит (Фиг. 1) .преобразователь 1.аналог-код, блок 2 временной дискретизации, блок 3 управления, преобразователь 4 код-аналог, блок 5 памяти, 50блок 6 адресации, первый 7 и второй 8регистры записи, коммутатор 9, дешифратор 10, распределитель 11, второй 12 и третий 13 блоки памяти.Блок 6 адресации. выполнен (фйг.2)на счетчике 14 адреса записи, регистре 15, элементе .16 сравнения,счетчике 17 адреса считывания, ком 711 8мутатора . 18-20, элементе И 21, элементе ИЛЙ 22, формирователе 23 импульсов, триггере. 24 и инверторе 25,Дешифратор 10 выполнен (фиг.3) на, элементах И 26-31, на инверторах .32 и 33, триггерах 34 и 35, Формирователе 36 импульсов и коммутаторе 37.Блок 3 управления (Фиг4) выполнен на элементах И 38-40, Формирователях 41-43 импульсов, генераторе 44 импульсов, триггерах 45 и 46, инверторе 47, элементе ИЛИ 48, коммутаторах 49-51, элементе 52 задержки.Распределитель (фиг,5) 11 выполнен на элементах И 53-56, триггерах 57 и 58, элементе ИЛИ 59 и инверторе 60.Устройство для сжатия (Фиг.1) ин- формации работает следующим образом.Входной периодический сигнал поступает на первые входы преобразователя 1 аналог-код и блока 2 временной дискретизации, первый из которых осуществляет аналого"цифровое преобразование входного сигнала, а второй Формирует. последовательность импульсов запуска преобразователя 1, аналог-код, Блок 2 временной дискретизации выполнен и работает, например, аналогично известному устройст- . ву (последовательно включенные блоки определения периода и умножения частоты). После запуска устройства (команда на шине "Пуск" в блоке 3,прав" ления) блоком 2 осуществляется Форми. рование частоты временной дискретизации входного сигнала таким образом, чтобы в теченИе одного периода входного сигнала было сформировано М -2 И отсчетов, Минимальное количество отсчетов входного сигнала М на его периоде выбирается,:,исходя из допустимой погрешности восстановления, При этом на второй вход блока 2 времен" ной дискретизации поступает последовательность импульсов с первого выхода блока 3 управления. Однако, в отличие от известного устройства пре" образование аналог-код осуществляется в течение одного периода входного сигнала одновременно с процессом итеративного формирования шага дискретизации. Работа устройства осуществляется в двух режимах. 8 первом"режиме в течение одного периода входного сигнала осуществляется аналого-цифровое преобразование по итеративно формирующейся частоте дискретизации и запоминание цифровых отсчетов в10.43 блоках 5,12 и 13 памяти (эти блоки идентичны как по организации, так и . по емкости памяти) с организацией перезаписи необходимых отсчетовпосле, каждого итеративного изменения час" тоты дискретизации. Во втором режиме по окончании периода входного сигнала осуществляется считывание цифровой информации из блоков 5, 12 и 13 памяти и ее преобразование в аналого" 10 вую форму с одновременным преобразо- . ванием временного масштаба иссгедуЕ" мого сигнала.Процесс записи .поступающей информа" ции и перезаписи, ранее запомненной, 15 иллюстрируется на Фиг.6 и 7. С макси" мальной частотой У осуществляетсязапись сначала в блок 5 памяти, а затем - в блок 12 памяти, Полное заполнение памяти этих блоков означает, 20 что должна уменьшиться в два раза частота запуска преобразователя 1 аналог"код, а из ранее запомненной информации может быть использована лишь каждая вторая ордината, соответ ствующая новому (удвоенному) значению шага дискретизации. С этой целью одновременно с записью новой текущей: информации с новым шагом дискрети" зации в,свободный блок 13 памяти осу- з ществляется последовательно считыва.- ние информации из каждой второй ячейки сначала блока 5 памяти, а затем блока 12 памяти и запись этой ин-. формации в блок 5 памяти. В качестве. примера в диаграмме (фиг.6) для слу" чая И 8 показана последовательность записи текущей и перезаписи ранее запомненной информации, В горизон" тальных строках таблицы соответст".140 вующих режимам записи и считывания информации, цифры:означают количест.-, во периодов частоты Г для отсчетоввходнбго сигнала, находящихся в соответствующихячейках блоков 5, 12 и .13 памяти, .а стрелки указывают, откуда и куда осуществляется перезапись ин" Формации. После очередного изменения . шага временной дискретизации записьтекущей информации будет осуществляться в освободившийся блок 12 .памяти и фО перезапись необходимой информации из ф .блоков 5 и 13 в блок 5 памяти и т"д,Для организации работы блоков 5,;12 и 13 памяти при записи текущей:информации дешифратор .10 переключает. зз .коммутатор 9: или на выход преобра"., эователя 1 аналог-код через регистр ,7, или на выход одного иэ блоков 5,711 10 12 и 13 памяти. Дешифратор 10 осуществляет дешифрацию состояний блока 6 адресации, а распределить 11 . осуществляет тактирование записи ин Формации в блоки 5, 12 и 13 памяти. Блок 2 временной дискретизации на своем втором выходе формирует сигнал разрешения, равный длительности одно" го периода входного сигнала, который, поступая на второй вход блока 3 управления и первый вход блока 6 адресации;. разрешает начало работы всего устройства. С первого и третьего вы-, ходов блока 2 временно дискретизации последовательностиимпульсов частотывывода и запуска преобразователя 1 ана 1 , лог-код поступают соответственно на первый и четвертый входы блока 3 управления,из, которых в последнем Формируются на третьем, четвертом, восьмом, шестом и пятом выходах последовательности импульсов соответственно, смены адреса считывания информации, записи в регистр 7, тактирования распределителя 11, смены адреса записи информа:ции, записи в регистр 8. С седьмого выхода блока 3 управления на пятый вход. блока 6 адресации поступает последовательность импульсов на коммутацию адресов записи и считывания.В связи с тем, что период входного , сигнала может закончиться в произвольный момент времени, т.е. когда заполнена только часть емкости блоков 12 ,и 13 памяти, необходимо завершить процесс перезаписи ранее запомненной информации, для чего в блоке 3 управления на его шестом выходе формируется сигнал,. равный подлительности сумме длительности периода входного сигнала Т;и дополнительного интервала временидТ, обеспечивающего завершение перезаписи инфррмации. Счетвертого выхода дешифратора 10 на третий вход блока 3 управления поступает сигнал переключения коммутатора 9 на выход блока 5 памяти дгя орпаниэации перехода работы устройства после первоначальной записи информации в блоки 5 и 12 .памяти в циклический режим попеременного использова" ния блоков 12 и 13 памяти.По вкончании периода входного сиг,нала и завершения перезаписи информации блокируется по первому входу распределитель 11, а в блоке 6 адресации начинает циклически Формиро.- ваться последовательность адресов считывания йнформации,. которая с выхода11 10437 регистра 8 поступает на вход преобразователя 4 код-аналог и далее на выход устройства.Таким образом, благодаря введению новых узлов и связей обеспечивается повышение быстродействия за счет сокращения времени запоминания информации с двух периодов входного сигналадо одного,Блок адресации работает следующим 1 Ообразом (фиг.2, 6 и 7) .В первом режиме работы устройстваблок 6 адресации обеспечивает формирование адресов записи новой информации, а также адресов считывания иперезаписи старой информации, Последовательность импульсов смены адреса записи информации с седьмого вы,хода блока 3 управления поступает навход счетчика 14 адреса записи, разрядность которого В определяется сучетом соотношений 2" = 2 М по ФормулеВ= М+1 = 2+1 о 12 М,причем старший разряд счетчика 4адреса записи вформировании адреса 2записи не используется. Сигналы с выходов М младших разрядов поступаютна регистр 15 и на первые входы коммутатора 18, сигналы с выходом М-гои (М+1) -го разрядов поступают соответственно на второй и четвертый выходы блока 6 адресации, Последовательность импульсов смены адреса считывания с второго выхода блока 3 управления через коммутатор 19 посту 35пает на второй (счетный) вход счетчика 17 адреса считывания с разрядностью, равной М. Каждый 1-й разрядный выход счетчика 17 адреса считывания, кроме М-го (старшего РазРяДа), 40соединен с (+1)-м разрядным вторымвходом .коммутатора 18, а на первый(младший разряд) вход подан сигналлогического нуля (через коммутатор20). Этим обеспечивается считываниеинформации из каждой второй ячейкиблоков 5, 12 и 13 памяти. Адресасчитывания или записи через коммутатор 18 поступают на первый выходблока.Во втором режиме работы устройства команда с седьмого выхода блока 3управления осуществляет (фиг.2) сбросв нулевое состояние счетчика 17 адреса считывания и переключает коммута-торы 19 и 20, благодаря чему к первому входу счетчика 17 адреса считывания через коммутатор 19 подключаетсявыходтриггера 24 и он же через ком 11 12мутатор 20 соединяется с первым входом второй группы коммутатора 18, т.е, счетчик 17 адреса считывания и триггер 24 объединяются в один счетчик с разрядностью, равной к, Эти переключения обеспечивают считывание всей информации, хранящейся в блоках памяти, Для организации циклического , считывания, так же как и в известном устройстве осуществляется запоминание последнего адреса записи ( в регистре 15 по окончании периода входного сигнала) и непрерывная работа счетчика 17 адреса считывания с периодическим его сбросом внулевое 1состояние элементом 16 эквивалент" ностипри равенстве кодов, поступающих на две группы входов последнего.Дешифратор 10 (фиг.3) обеспечивает управление коммутатором 9 по,результатам логического анализа сигналов, поступающих с второго, третьего и четвертого выходов блока 6 адресации. формирование команд управления коммутатором 9 иллюстрируется на временной диаграмме (фиг.7), С началом периода входного сигнала на первом выходе дешифратора 10 (выход элемента И 26) формируется команда, разрешающая прохождение информации через коммутатор 9 с выхода преобразователя 1 аналог-код (через регистр 7), длительность которой определяется продолжительностью полного .заполнения информацией блока 5 памяти, Затем, после заполнения информацией блока 12 памяти, на втором выходе дешифратора 10 формируется циклическая команда по сигналу с второго выхода блока 6 адресации), разрешающая прохождение информации через коммутатор 9 с выхода блока 5 памяти, .для обеспечения перезаписи информации. На третьем и четвертом выходах дешифратора 10 формируются циклические команды для попеременной перезаписи информации из блоков 12 и 13 памяти в блок 5 памяти. По окончании периода входного сигнала и завершения перезаписИ старой йнформации на второго, третьего или четвертом выходах формируются анало-. гичные команды, но уже по сигналу, поступающему с третьего выхода блока 6 адресации, благодаря чему осуществляется считывание информации с блоков 5 и 12 или 13 памяти с после13 10437дующим, преобразованием в аналоговую ".форму.Блок 3 управления работает следующим образом (фиг.4),После подачи команды "Пуск" опрокидывается триггер 45, разрешая прохождение последовательности. импульсовгенератора 44 импульсов (через формирователь 43 импульсов) через эле"мент И 38 на первый еыход блока. С 10началом периода входного сигнала ина его длительность через коммутато"ры 49 и 50 поступают последователь"ности импульсов смены адресов записии считывания соответственно, черезэлементы И 39 - сигналы, например ти"па "меандр", на управление коммутатором 18 (в блоке 6 адресации), нацетвертом, пятом и седьмом выходах(с линии 52 задержки) формируются им- щпульсы записи в регистр 7 тактиро" .вания распределителя 11 и записи врегистр 8 соответственно (на, фиг.8).По окончании периода входного сигнала формирователь 42 импулЬсов опро" 25кидывает триггеры 45 и 46, при этомблокируется элемент 38 И; а на восьмом выходе блока сохраняется разрешающий потенциал до,момента, когдана формирователь 41 импульсов поступит .первый положительный фронт с второго выхода дешифратора 10, по кото;рому триггер 46 обнуляется (фиг.7) .Таким образом формируется команда,по продолжительности равная, сумме,величины периода входного сигнала Т 35и промежутка времени ЬТ, необходимого для завершения перезаписи (упорядочивания) старой информации. На этотпромежуток времени д Т осуществляетсяперекпрчение коммутаторов 49 и 51, .; 4 Облагодаря чему тактирование работывсего устройства ускоряется за счеттого, что через них начинает посту"пать частота генератора 44 импульсов.После завершения перезаписи старой информации, т.е., по окончанииинтервала времени (Т+ дТ) блокируют"ся элемент И 39 и коммутатор 49, а через коммутаторы 50 и 51 поступает йоследовательность импульсов частоты вы 50вода информации с второго .выхода бло;о 11 14ка 2 временной дискретизации. Вывод информации осуществляется до нового запуска устройства.Распределитель 11 (фиг.5) работает следующим образом.В течение промежутка времени (Т+ЬТ) на первый вход распределителя 11 подан разрешающий потенциал, а на третий - последовательность импульсов частоты записи информации с. пятого выхода блока 3 управления. Эти импульсы поступают на выходы распределителя в .соответствии с временной .диаграм. мой (фиг.7). Триггер 57 в начальном состоянии установлен в нулевое положение, благодаря чему открыт элемент И. 53 и осуществляется первоначальная запись информации в блок 5 памяти.После изменения состояния (К+1)-го разряда счетчика 14 адреса записи.блокируются элементы И 56 и 53 и. переключается триггер 58, благодаря чему открывается элемент И 54 и раз" решается первоначальная запись в блок 12 памяти. Затем после прихода каждого очередного отрицательного фронта переключается триггер 57, а после прихода каждого положительного фронта переключается триггер 58, благодаря чему разрешается постоянно перезапись в блок 5 памяти и. попе" ременно разрешается запись новой информации в блоки 12 и 13 памяти. По .;окончании команды (Т+ дТ) блокируют:ся элементы И 53-55. Введение новых блоков и соответст-вующая организация. связей обеспечивают значительное повышение быстро"действия. устройства. Так, если в .известном устройстве от момента запуска до момента начала вывода информа"ции затрачивается, 2-2,5 периода входного сигнала, то в предложенном устройстве 1-1,5 периода. Таким образом,обеспечивается повышение быстродействия в 1,7.-2 раза, что приведет красширению области применения и сокращению затрат при использованииустройства. Кроме того, становитсявозможной регистрация однократных неповторяющихся процессов,