Мультимикропрограммное устройство управления

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИРЕСПУБЛИН ЙМГОСУДЮ СТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙОПИСАНИЕ ИЗОБРЕТ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(21) 3419654/18-24 соединен с первыми входами первого (22) 09.04.82 и. второго блоков элементов, И, пер- (46) .15,09,83. Бюл. Р 34 вый управляющий выход блока провер- (72) Н. Ф. Сидоренко, С, Н, Ткачен- ки логических условий соединен с ко, В. С. Харченко, Г. Н. Тимонькин, , единичным входом триггера управления, В. И. ЯрмОнов и С. П. Кирсанов . выход которого подключен к второму (53) 681.325(088,8) входу 5 торого блока элементов И, вы- (56) 1,. Авторское свидетельство СССР ход которого соединен с первым вхо- Р 643874, кл. 6 06 Р 9/22, 1979, .дом первого блока элементов ИЛИ,2. Авторское свидетельство СССР . : . выход первого блока элементов ИЛИ Р 857995, кл. 0 06 Р 9/46, 1979 подключен к входу первого регистра (прототип). . адреса, выход которого подключен к;первому входу третьего блока элемен- (54)(57) 1, ИУЛЬТИМИКРОПРОГРАИИНОЕ ,: тов И, выход третьего блока элемен- уСТРОйСТВО уПРАВЛЕНИя, содержащеетов И соединен с первым входом вто- шесть блоков элементов И, элемент ИЛИ, рого блока элементов ИЛИ, выход котри блока элементдв ИЛИ, элемент И, торого подключен к адресному входу э два регистра адреса, блок памяти . блока памяти микропрограмм, выход микропрограмм, блок проверки логи- . - первого элемента ИЛИ соединен с перческих условий, триггер пуска, гене-:,. вич входом четвертого блока элеменратор тактовых. импульсов, триггертов И, выход которого соединен с управлеиия, регистр внутренних ло-. первым входом третьего блока элемен- гических условий и дешифратор внут- ." тов ИЛИ,-выход третьего блока элеренних логических условий, первый- ментов ЙЛИ подключен к входу второго, и второй выходы которого подключены : регистра адреса, выход второго ресоответственно к единичному и нуле-. гистра адреса соединен с первым вховому входам первого триггера регист-, дом шестого блока элементов И, выра внутренних логических условий, ход которого соединен с вторым вхотретий и четвертый выходы дешиФрато-дом:второго блока элементов ИЛИ, выра внутренних логических условий "ход первого блока элементОВ И Соподключены соответственно к единич- .единен с вторым входом третьего блоным входам второго и третьего триг- .:. ка элементов ИЛИ, первый адресный геренов регистра внутренних логических : вход устройства соединен с первым условий, выход внутренних логических входом шестого блока элементов И, условий блока памяти микропрограмм ". выход которого подключен к второму соединен с входом дешиФратора внут- : входу первого блока элементов ИЛИ, 1 ренних логических условий, управля- . второй адресный вход устройства подющий выход блока памяти микропрог-ключен к второму входу четвертого рамм соединен с выходом устройства, блока элементов И, о т л и.ч а ювыходы внешних логических условий щ е е с я тем, что, с целью расшии адресный блок памяти Микропрограмм рения области применения и повыше- подключены соответственно к первому ния быстродействия, в него введены и второму входам блока проверки ло" седьмой блок элементов И, второй, гических условий, третий вход кото- третий н четвертый элементы ИЛИ, рого соединен с первым управляющим два элемента И, три элемента эадерж; входом устройства, адресный выход ки, одновибратор, дешифратор управ- ,блока проверки логических условий ления, первый и в-рой регистры,Логачева едактор М.ЮЮЮФВЮЮЮ 4 ьаказ 7129/4вниип и ПодписноеСР но де 35, М д, 4/5 ли П оектная,Состазцтель Л.Тейред М, КостикчеТираж:706ударствеивого комитетаам изобретений и открытикэа, Ж, Рауюская набю Ю ЮЮВПатентф, г. Ужгород, ул рректор О, Билак,причем первый выход дешифратора управления под.лючен к нулевому входутриггера пуска и через первый злекент задержки к нулевому входу вторЬго триггера регистра внутренних.логических условий, единичные и нулевые выходы второго и третьего триггеров регистра внутренних логичес.,ких условий соединены соответственнос первым, вторым; третьим и четвертым входами дешифратора управления,второй выход которого подключен квыходу устройства, первому входутретьего элемента ИЛИ, третьему входу второго блока элементов И, первому входу четвертого элемента ИЛИи второму входу третьего блока элементов И, третий выход дешифраторауправления подключен к второму входу первого элемента И, выход которога через последовательно соединенные одновибратор, второй и третийэлементы задержки соединен с управляющим входом первого регистра, выход одновибратора соединен с управляющим входом второго регистра, информационный выход которого подключен к первому управляющему входуустройства, выход второго регистраподключен к информационному входупервого регистра, выход которогосоединеи с первым входом седьмогоблока элементов И, выход второгоэлемента задержки соединен с вторымвходом седьмого блока элементов И,выход которого подключен к выходуустройства, четвертый выход дешифратора управления сбединен черезчетвертый элемент задержки с первымвходом первого элемента ИЛИ, второйвход которого соединен с единичнымвходом триггера пуска и вторым входом шестого блока элементов И, четвертый выход дешифратора управлениясоединен также с выходом устройства,выход четвертого элемента задержкисоединен с вторым входом второгоэлемента ИЛИ, выход которого соеди.нен с нулевым входом третьего триггера регистра внутренних логическихусловий, единичный выход триггерауправлейия соединен с вторым входомтретьего элемента ИЛИ, выход которого подключен к второму входу пятогоблока элементов И, второму вхоцу первого блока элементов И и четвертомувходу блока проверки логических усло. вий, второй и третий управляющие выходы которого соединены соответственно с первым входом третьего эле.мента И и третьим входом пятого блока элементов И, нулевой выход первого триггера регистра внутренних логических условий соединен с вторым входом третьего элемента И, выход которого соединен с нулевым входом триггера управления и вторым входом четвертого элемента ИЛИ, третий вход которого подключен к единичноьу входу триггера управления, выход четвертого элемента ИЛИ соединен со вторым входом второго элемента И, нулевой выход триггера управления соединен с третьим входом третьего блока элементов И. 2.Устройство управления по п. 1 о т л и ч а ю щ е е с я тем, что .блок проверки логических условий содержит дешифратор, два регистра, три блока элементов И, блок элементов сумма по модулю два, два элемента И и элемент ИЛИ, причем первый выход дешифратора соединен с первыми входами первого и второго блока элементов И, второй выход дешифратора соединен с первым входом треть. его блока элементов И, выход которого соединен с первым входом блока элементов сумма по модулю два, второй вход блока элементов сумМа по модулю два подключен к второмувходу блока проверки логических условий, а выход, - к адресному выходу блока проверки логических условий, первый вход блока проверки логических условий соединен с входом дешифратора, третий вход блока проверки логических условий соединен с вторым входом третьего блока элементов И и первыми группами входов первого и второго регистров, вторые. группы входов. которых соединены соответственно с выходами первого и второго блоков элементов И, первый выход первого регистра соединен с входом элемента И, выход которого является первым управляющим выходом блока проверки логических условий, второй управляющий выход которого соединен с выходом первого элемента И, второй выход первого регистра соединен свходами второго элемента И, выходкоторого являетоя третьим управляющим выходом блоке проверки логических условий, четвертый выход которого соединен с вторыми выходами первого и второго блоков элементов И.Йзобретение относится к вычисли-, следовательно, время дообслуживаниятедьйой технике и может быть исполь- параллельной микропрограммы вновь эовано для построенйя высокопроиз- становится равным потребному времени водительных вычислительных систем " ее выполнения. Последнее обстоятельс микропрограммным управлением. ство в устройстве-прототипе не учиИзвестномикропрограммное устрой тывается й с использованием рассматриство управления, содержащее блок па- ваемой структуры может быть реализомяти микропрограмм, блок проверки . вано путем программного анализа сиусловий, триггер уйравления, эле- туациии организации в последующем мент И, два регистра адреса .1 . . повторной инициализации параллельНедостатками укаэанного устройства ( ной микропрограммы, на .что потребу- являются низкое быстродействие и уз- . ются значительные затраты времени. кая область применения, которые . Композиция описанных дисциплин обобусловлены неполным учетом множест- служивания при условии реализации ва взаимных состояний реализуемых . в устройстве-прототипе накладывает в режиме мультипрограммирования мик следующие ограничения на реализуропрограмм (режим мультипрограммиро емые микропрограммы и объект управваыия), ления: вторая (параллельная) микроНаиболее близким к изобретению ;.". программа не должна иметь непрерыпо технической сущности и достига- , ваемых (критических) участков, по- емому эффекту является устройствоскольку она может быть перервана управления с параллельным выполнени- основной микропрограммой по скончаем микропрограмм, содержащее шесть .нию ожидания в произвольный. момент блоков элементов И, элемент ИЛИ, три времени, вторая микропрограмма не блока элементов ИЛЙ, элементИ, два может Иметь микрокоманд ожидания, регистра адреса, блок памяти микро- . обе,микропрограммы должны осущестпрограмм, блок проверки логическихвлять управление разными функциональусловий, триггер пуска, генератор ными блоками (узлами, подсистемами) тактовых импульсов, трйггер управ- ,. объекта управления, т.е. в устройстве ления, регистр внутренних логических отсутствуют специальные средства для условий и дешифратор внутренних логи- сохранения информациио состоянии ческих условий (2 . объекта управления, определяемойНедостатками известного устройства значением внешних логических условий, являются узкая область применения. в момент прерывания выполнения одной и низкое быстродействие, что обус-. микропрограммы и перехода к выполнеловлено следующими причинамиВ ука- нию другой.занном устройстве реализовано круго-.35 Условие отсутствия критических вое циклическое планирование для . участков в параллельной микропрогдвух микропрограмм (основной и па- . рамме приводит к тому, что в микрораллелльной), обладающих разным программе не должно быть неделимых приоритетом. Вторая (параллельная) операций, т,е. никакая последователь. микропрограмма реализуется в режи ность микрокоманд не может задавать мах ожидания первой(основной) микро-; выполнение неделимых операций с репрограммы, По окончании ожидания пер- сурсами системы. При этом под ресур. вая микропрограмма прерывает Выпол- сом понимается любая компонента (апнение второй и возобновляет своюпаратная или программная) системы, работу с микрокоманды, следующей эа 4 которая может быть представлена промикрокомандой ожидания. Таким обра- цессу, реализующему микропрограммУ. зом, в целом дисциплина функциониро- укаэанные обстоятельства существенвания устройства является компоэи-но сужают на практике область примецией двух дисциплин обслуживания нения устройства-прототипа и, кроме микропрограмм: первая (основная) мик-,того, уменьшают быстродействие устропрограммаобслуживаетсяпо алгоритму ройства за счет потери информации фПервый пришел - первйй обслуженф при прерывании параллельной микро- вторая (параллельная) микропрограм программы основной. ма обслуживается с абсолютным при- Вторая (параллельная) микройрооритетом, дообслуживанием и величи- грамма не может иметь микрокомайдной очередного кванта обслуживания,ожидания ввиду того, что в устройзависящей от состояния (длительнос- стве по замыслу должен фиксироватьти режима ожидания) первой микропро-ся режим ожидания только основнойграммы. Причем величина времени до- микропрограммы. Однако одни и те жеобслуживания зависит от того про-, микропрограммы могут высТупать визошло ли прерывание параллельной 60 процессе реализации разных операциймикропрограммы в критическом участ- в системе в роли как основной, такке или вне его - если прерывание и параллельных микропрограмм. В свяпроиэошло в критическом участке, эи с этим код начала ожидания долто результаты предыдущей работы па- ,жен быть унифицированным в системе, раллельной микропрограммы теряются и Следовательно, при переходе в ожидание параллельной микропрограммывыработан сигнал "Начало ожидания",предусмотренный только для основной,микропрограммы, и устройство будетфункционировать неверно. указанныйнедостаток ограничивает область применения и снижает надежность устройства,Кроме того в прототипе может быть .реализован только принцип закрепления функциональных узлов и элементов 10(или их совокупностей) за конкретной микропрограммой (основной илипараллельной). ДанноеопределениесОответствует принципу построениявычислительной системы с закрепленными устройствами. Это обусловленотем, что состояние системы, содержащей объект управления и данное устройство управления при переходеотосновной микрограммы (параллельной)20,к параллельной (основной) сохраняется, .только частично - запоминается .адресочередной микрокоманды прерываемойпрограммы. Состояние же объекта управ-ления,определяемое значениямилогйческих условий, не запоминается, По- .этому для. того, чтобы привозобновле. нии выполнения прерванной микропро граммы можно было идентифицироватьнужное для ее работы состояние системы,требуется, чтобы прерываемая микропро" 30грамма (которая работала перед возоб-,новляемой) не изменила логические. ус-ловия, определяющие ход выполнения во-,зобновляемой микропрограммы. указанное ограничение приводит на практике 35к .резкому увеличению объема оборудования системы либо требует существенного снижения функциональных возможностей микропрограмм.Низкое быстродействие прототипа 40ф также обусловлено тем, что парал.лельная микропрограмма не мажетиметь микрокоманд ожидания, Вслед-ствие этого исходная микропрограммадолжна разбиваться на параллельцыемикропрограммы меньшего размера,не содержащие микрокоманд ожидания.Цель изобретения - расширениеобласти применения и повышение быст-.родействия устройства.Поставленная цель достигается тем,. что в мультимикропрограммное устройство управления, содержащее шестьволоков элементов И, элемент ИЛИ,три блока элементов ИЛИ, элемент И,два регистра адреса, блок памяти 55микропрограмм, блок проверки логических условий, триггер пуска, генератор тактовых импульсов, триггеруправления, регйстр внутренних логйческих условий и дешифратор внутрен- щних,логических условий, первый ивторой выходы которого подключенысоответственно к единичному и нулевому входам первого триггера регистра внутренних логических условий,третий и четвертый выходы дешифратора внутренних логических условий подключены соответственно к единичнымвходам второго и третьего триггеров .регистра внутренних логических условий, выход внутренних логических усфловий блока памяти микропрограьюсоединен с входом дешифратора внутренних логических условий, управляющий выход блока памяти микропрограмм соединен с выходом устройства,выход внешних логических условий иадресныйвыход блока памяти микропрограмм подключены соответственно кпервому и второму входам блока проверки логических условий, третийвход которого соединен с первым управляющим входом устройства, адресный выход блока проверки логическихусловий соединен с первыми входамипервого и,второго блоков элементов И,первый управляющий выход блока проверки логических условий соединен сединичным входом триггера управления,выход которого подключен к второмувходу второго блока элементов И, выход .которого соединен с нулевым входом первого блока элементов ИЛИ,выход первого блока элементов ИЛИподключен к входу первого регистраадреса, выход которого подключен кпервому входу третьего блока элементов И, выход третьего блока элеменштов И соединен с первым входом второго блока элементов ИЛИ, выход которого подключен к адресному входублока памяти микропрограмм, выходпервого элемента ИЛИ соединен спервым входом четвертого блока элементов. И, выход которого соединенс первым входом третьего блока элеяентов ИЛИ, выход третьего блокаэлементов ЙЛИ подключен к входу второго регистра адреса, выход второгорегистра адреса соединен с первымвходом пятого блока, элементов И, выход которого сОединен с вторым входом второго блока элементов ИЛИ,выход первого блока элементов И со- )единен с вторым входом третьего блЖка Элементов ИЛИ, первый адресныйвход устройства соединен с первымвходом шестого блока элементов И,выход которого подключен к второмувходу первого блока элементов ИЛИ,второй адресный вход устройстваподключен к второму входу,четвертого блока элементов И, выход генератора тактовых импульсов соединен спервым входом первого элемента И,выход которого подключен к управляющему входу блока памяти микропрограмм, второй управляющий вход устройства соединен с единичным входомтриггера пуска, единичный выход которого соединен со вторым входомпервого элемента И, дополнительновведены седьмой блок элемейтов И,1042017 входом третьего элемента И, выход которого соединен с нулевым входом . триггера управления н вторым входом четвертого элемента ИЛИ, третий вход которого подключен к единичному входу триггера управления, выход четвертого элемента ИЛИ соединен с вторым ,входом второго элемента И, нулевой ,выход триггера управления соединен б третьим. Входом третьего блока элементов И.Блок проверки логических условий содержит дешиФратор, два регистра, 1 три блока элементов И, блок элементов сумма по модулю два, два элемен.та И и элемент ИЛИ, причем первый выход дешиФратора соединен с первыми входами первого и второго блока элементов И, второй вход дешиФратора соединен с первым входом треть его блока элементов И, выход которого соединен с первым входом блока элементов сумма по модулю два, вто рой вход блока элементов сумма По модулю два подключен к второму входу блока проверки логических условий а выход - к адресному выходу блока йроверки логических условий, первый вход блока проверки логических условий соединен с входом дешифратора, ,третий вход блока проверки логических условий соединен с вторым входом третьего блока элементов И и первыми группами входов первого и второго регистров, вторые группы входов которых соединены соответственно с выходами первого и.второго блоков элементов И, первый выход первого регистра соединен с вхбдом элемента И, выход. которого является первым управ- ляющим выходом блока проверки логических условий, второй управляющий выход которого соединен с выходом первого элемента И, второй выход первого регистра соединен с входами первого элемента И, выход второго регистра соединен с входами второо элемента И, выход которого является .третьим управляющим выходом, блока ;проверки логических условий, четвертый вход которого соединен с вторыми входами первого и второго блоков элементов И. второй, третий и четвертый элементы ИЛИ, два элемента И, четыре элемента задержки, .одновибратор, дешиФра,тор управления, первый и второй .регистры, причем первый выход дешиф-. ратора управления подключен к нуле вому входу триггера пуска и через: первый элемент задержки к нулевому.входу второго триггера регистра внутренних логических условий; еди- ничные и нулевые выходы второго и.: 10.третьего триггеров регистра внутренних логических условий соединены соответственно с первым, вторым, треть им и четвертым входами дешиФратора управления, второй выход которого: . 15 йодключен к выходу устройства, первому:входу третьего элемента ЙЛИ, третьему входу второго блока элементов И; первому входу четвертого элемента ИЛИ и второму входу третьего блока элементов И, третий выход ДЕ-;, шиФратора управления подключен к:пер.вому входу второго элемента И, вход, которого через последовательно со- единенные одновибратор, второй и:;:.25 третий элементы задержки соединен с управляющим входом первого регист-.ра, выход одновибратора соединен:а управляющим входом второго регйстра, информационйый вход которого подключен к первому управляющему входуует-З 0 ройства, выход второго регистра под :, ключен к инФормационному входу пер-.вого регистра, выход которого соещ- нен с первым входом седьмого блока элементов И, выход ВторОГо элемейта З задержки, соединен с вторым входощ седьмого блока элементов И, выход :которого подключен к выходу устрой ства, четвертый выход дешиФратора:. . управления соединен через четвертый 40элемент задержки с первым входом .первого элемента ИЛИ, второй входкоторого соединен с единичным вкО- дом триггера пуска и вторым входаа шестого блока элеяентов и, четвертцй:45 выход дешиФратора управления аоедМ". нен также с выходом устройства, ВМ- ход четвертого элемента .задержки ао .единен с вторым входом второго эле-., мента ИЛИ, выход которого соедиеен .с нулевым входом третьего триггера регистра внутренних логических условий, единичный выход триггера управления соединен с вторым входом третЬ- его элемента ИЛИ, выход которого подключен к второму входу пятого блока элементов И, вторОму входу первого блоКа элементов И и четвертому вхо-: - ду блока проверки. логических усло-:, - , .вий, второй и третий управляющие входы которого соединены соответст-" 60 ренно с первым входом третьего элемента И и третьим входом пятого блока элементов И, нулевой выход первого триггера регистра внутренних .ло-, гических условий соединен с вторым. Сущность изобретения состоит в расширении области. применения и повышении быстродействия устройства, путем реализации кругового циклического алгоритма для двух микропрограмм. При этом одна из микропрограю (основная) имеет приоритет выше, чем у другой (параллельная) и поэтому может прерывать ее выполнение.устройство предназначено для реализации микропрограмм, представляемых в.последовательно-параллельной Форме. При этом каждая исходная мик ропрограмма разбивается на подмножества основных и параллельных микропрограмм.Устройство функционирует следующим образом.В исходной состоянии все элементы памяти находятся в нулевом состоянии. Код реализуемой операции записывается в регистр адреса основной микропрограммы и определяет начальный адрес соответствующей микропрограммы. В регистр параллельной ми кропрограммы заносится начальный ад- . рес первой параллельной микропрогаммы, которая реализуется в режимах Ожидайия основной микропрограммы. После этого устройство переходит в 15 режим реализации основной микропрограммы. Направление цепи передачи инФормации (Формирование адреса очередной микрокбяанды) определяется состоянием триггера управления, который в режиме реализации основной микропрограммы устанавливается в нулевое состояние. Если основная микропрограмма переходит в режим ожидания, то по соответствующему сигналу блока проверки логических условий триггер управления переключает.я В единичное состояние, тем самым прерывая выполнение основной микропрограммы и разрешая реализацию параллельной .микропрограммы, Кроме того, при прерывании основной микропрограммы И и аналогично параллельной микропрограммы во втором регистре сохранения информации запоминается состояние. логических условий на 35 момент прерывания основной (параллельной) микропрограммы, а из первого регистра сохранения информации восстанавливается состояние логических условий для продолжения реиници ируемой мийропрограммы.Ь процессе выполнения параллельной микропрограммы также может возникнуть режим ожидания (вложение ожиданий). В этом случае соответст вующим сигналом блока проверки логических условий блокируется считывание из регистра адреса параллельной микропрограммы до свершения одного иэ двух событий: окончание режима ожидания параллельной микропрограммы до завершения ожидания основной микропрограммы, окончание режима ожидания основной микропрограммы.В первом случае разблокируется цепь считывания с регистра параллельной микропрограммы, и устройство Функционирует в режиме выполнения параллельной микропрограммы аналогично указанному.Во втором случае происходит эа поминание логических условий на момент прерывания параллельной микропрограммы, восстанавливаются логические условия для основной микропрограммы, и устройство переходит в режим выполнения основной микропрограммы,Однако свершение второго собы,тия возможно только в том случае,если параллельная микропрограммане воздействует на функциональныеэлементы и узлы объекта управления,которые она использует в режиме разделения времени-с основной микропрограммой и операции с которымидолжны быть логически завершены,т,е, являются неделимыми или, другимн словами, критическими участками параллельной микропрограммы. Длязащиты таких критических участковв устройстве блокируется прохождение сигнала окончания ожидания основной микропрограммы до окончаниякритического участка параллельноймикропрограммы. Это позволяет существенно расширить область применения устройства за счет отказа от режима монопольного закрепления Функциональных узлов и элементов объ: екта управления за микропрограммой.Если до окончания выполнения основной микропрограммы заканчиваетсяданная параллельная микропрограмма,тосоответствуниций сигнал выдаетсяоперационной системе ЭВМ, котораяможет занести в регистр параллельной микропрограммы начальный адресдругой параллельной микропрограммы.Параллельная микропрограмма можетвыполняться параллельно с даннойосновной микропрограммой, В противном случае устройство продолжает реализацию текущей основной микропрограммы до ее завершения. Если доокончания выполнения параллельноймикропрограммы заканчивается основная микропрограмма, то адрес очередной микропрограммы основной микропрограммы (первой микрокоманды в новой параллельно-последовательнойкомбинации микропрограмм) записывается в регистр основной микропрограммы и происходит блокирование считывания из регистра основной микропрограммы, По окончании обеих микропрограмм осуществляется запись в регистр параллельной микропрограммыначального адреса очередной параллельной микропрограммы и устройствопереходит в режим реализации новойпараллельно-последовательной комбинации микропрограмм в соответствиис указанным порядком.На Фиг. 1 представлена функциональная схема предлагаемого устройства, на Фиг, 2 - Функциональная схема блока проверки логических условий, на фиг. 3 - схема алгоритмареализации основной микропрограммы,на фиг, 4 - схема алгоритма реализации параллельной микропрограммы,Предлагаемое устройство (Фиг. 1)содержит четвертый элемент 1 задержки, второй адресный вход 2 устройства, первый элемент ИЛИ Э, четвертый блок элементов И 4, третий блох элементов ИЛИ 5, второй регистр 6 адреса, пятый блок элементов И 7, .второй блок элементов ИЛИ 8, блок 9 памяти микропрограмм, имеющий выхо-. ды 10, 11 и 12 внутренних логических условий, управляющий внешних логи- " ческих условий и адресный выход 13, дешифратор 14 внутренних логических 30 условий, имеющий выходы 15, 16, 17 и 18 сигналов на 4 ала критического участка параллельной микропрограммы, конца критического участка параллельной микропрограммы, конца основной микропрограммы, конца параллельной:. микропрограммы, второй элемент ИЛИ 19, ,регистр 20 внутренних логических условий, имеющий выход 21 сигнала блокировкй прерывания параллельноя микропрограммы, дешифратор 22 управления, имеющий выходы 23, 24, 25, 26 сигналов конца .обеих микропро.- грамм, конца основной микропрограммы (работают обе микропрограммы), конца параллельной микропрограммы, первый элемент 27 задержки, первый,: адресный вход 28 устройдтва, шестой . блок элементов И 29, первый блок. элементов ИЛИ 30, первый регистр 31 адреса, третий блок элементов И 32, З 0 первый управляющий вход 33 устрой- . ства, четвертый вход 34 блока про" верки логических условий, первый 35, второй 36, третий 37 входы блока Зр. проверки логически;, условий, адрес 35 ный выход 39 блока проверки логических условий, первый управляющий вы. ход 40 блока 38, второй управляющий. выход 41 блока 38, третий управля- ющий выход 42 блока 38 третий эле мент И 43, триггер 44 управления,третий элемент ИЛИ 45, первый блок элементов И 46, второй блок элемен-. товИ 47, четвертый элемент ИЛИ 48,;,.второй элемент И 49, одновибратор 50,45 второй элемент 51 задержки, третий элемент 52 задержки, второй регистр 53, первый регистр 54, седьмой блокэлементов И 55,. выход устройства 56,второй управляющий вход 57 устройства, триггер 58 пуска, генератор 59 тактовых импульсов, первый элемент И 60 Блок 38 (фиг. 2) содержит де-. шифратор 61, третий блок элементовИ 62, блок 63 сумматоров по модулю два, первый блок элементов И 64, первый регистр 65, блок элементов.ИЛИ 66, четвертый блок элементов . И 67, второй блок элементов И 68, второй регистр 69, пятый блок эле- . ментов И 70, 60На схемах алгоритмов функциоииро"вания по основной и параллельноймикропрограммам (Фиг.З и 4) приняты следующие условные обозначения и сокращения; Амп " адресмикрокоманды параллельной микропрограммы; Аод - адрес микрокоманды основной микропрограммы ОИП - основная микропрограмма, МПМ - параллельная микропрограмма, Ва - регистр,операция записи, (Во)- содержимое регистра.Работа устройства осуществляется следующим образом.В исходном состоянии все элементы памяти находятся в нулевом состоянии, Код реализуемой устройством операции подается на вход 28 и.определяет начальный адрес основной микропрограммы. На вход 2 устройстваподается код операции, задавая тем самым режим работы основной микропрограммы. Сигналом с выхода 21 регистра 20 открыт элемент И 43, а сигналом с выхода 25 (признак парал.лельной реализации основной и параллельной микропрограммы) дешифратора 22 - элемент И 49,На выходе 24 дешнфратора 22 сигнал (признак окончания основной микропрограммы и работы параллельной). .отсутствует, поэтому элементы И 32 открыты. Адрес микрокоманды основной микропрограммы с выхода регистра 31 поступает через элементы И 32 и ИЛИ 7 на вход блока 9 памяти микропрограмм, с выходов которого считывается код микрокоманды основной микропрограммы. При этом с выхода. 10 на дешиФратор 14 поступает код внут- ренних логических условий, которые могут определять конец основной микропрограммы. С выхода 11 блока 9 на,выход 56 устройства поступают сигналй микроопераций, с выхода 12 на вход 35 блока 38 проверки логичес- . ких условий поступает код внешних логических условий, которые определяются состоянием объекта управления.С адресного выхода 13 блока 9 памяти на вход 36 блока 38 поступает код косвенного адреса очередной, микро- команды .основной микропрограммы.Если в данном такте работы режим Функционирования основной микропрограммы не изменяется (отсутствуют признаки окончания или начала ожидания), то с выхода 39 блока 38 адрес очередной микрокоманды основной микропрограммы, модифицированный в блоке 38 сигналами внешних логических условий объекта управления с входа 33 устройства, через открытые элементы И"47 и элементы ИЛИ 30 поступает в регистр 31. В дальнейшем до изменения режима работы (фиг. 3) основной микропрограммы устройство функционирует аналогично указанному.Если в очередной микрокоманде основной микропрограммы заданы внешние логические условия начала ожидания, то адрес следующей мнкрокоманды ос- новной микропрограммы аналогичноукаэанному заносится в регистр 31, фиксируя точку продолжения основной микропрограммы после окончания режи ма ожидания. С выхода 40 блока 38 поступает сигнал начала ожидания основной микропрограммы, который устанавливает триггер 44 в единичное состояние При этом закрываются элементы И 47 и И 32, стоящие в цепи основной микропрограммы. Кроме того, при появлении сигнала начала ожидания на выходе 40 блока 38, который поступает через элемент ИЛИ 48 на вход элемента И 49, Одновибратор 50 разрешает запись в регистр сохране ния информации 50 с входа 33 сигналов 15 мгновенных логических условий, определяющих состояние основной мйкропро граммы на момент прерывания (перехода в ожидание), Далее сигнал с выхода элемейта 51 задержки разрешает 2 О выдачу на объект управления из регистра 54 через элементы И 55 сигна-. лов условий, определяющих состояние розобновляемой параллельной микропрограммы. По .сигналу со второго элемен та 52 задержки осуществляется перезапись информации о состоянии прерванной основной микропрограммы.кз .регистра 53.в регистр 54. Сигналом с единичного выхода триггера 44 через элемент ИЛИ 45 открываются элементы И 46 и И 7,;Поэтому по очередному тактовому импульсу осуществляется считывание из регистра 6 адре-, са очередной микрокоманды параллельной микропрограммы, который через З 5 элементы И 7 и ИЛИ 8 поступает в блок"9 памяти. С выходов блока 9 памяти считывается код микрокоманды параллельной микропрограммы. Прн этом с выхода 10 блока 9 на вход 40 дешифратора 14 поступает код внутренних логических условий, который для параллельной микропрограммыможет устанавливать признаки начал и конца критического участка, а так же окончания параллельной микропро граммы. Если в данной микрокомандепараллельной микропрограммы режим ее работы не изменяется (отсутствуют сигналы окончания режима ожидания основной микропрограммы при условии, что параллельная находится вне критического интервала, или сигнал окончания параллельной микропрограммц), то с выхода 39 блока 38 адрес очередной микрокоманды параллельной микропрограммы через элементы И 46 и ИЛИ 5 поступает в регистр 6. Далее реализуется очередная микрокоМанда параллельной микропрограммы анало 1 щ но указанному. Если параллельная 60 микропрограмма переходит в режим ожидания, то в очередной микрокоманде с выхода 12 блока 9 считывается соответствующий код внешних логических условий, по которому осуществляется запись условия ожидания в регистр 69 блока 38 (фиг, 2). На выходе 42 блока 38 сигнал снимается и тем самым блокируются элементы И 7. После этого устройство переходит в режим обоюдного ожидания основной и параллельной микропрограмм. В случае окончания режима ожидания параллельной микропрограммы все разряды регистра 69 блока 38 (фир. 2) устанавливаются в нулевое состояние и с выхода 42 блока 38 возобновляется выдача единичного сигнала, по которому продолжается выполнение параллельной микропрограммы аналогично указанному. Если в процессе фун.кционирования параллельной микропрограммы заканчивается ожидание основной микропрограммы (фиг. 3), то с выхода 41 блока 38 выдается сигнал на.первый вход элемента И 43. Элемент И 43 срабатывает только в том случае, когда первый триггер регистра 20 установлен в нулевое состо янке. Это свидетельствует о том, что параллельная микропрограмма не находится в критическом (непрерываемом) участке. Если же по одной из микро- команд параллельной микропрограммы первый триггер регистра 20 был установлен в единицу по сигналу с выхода 15 дешифратора 14, то, следовательно, параллельная микропрограмма находится в критическом (непрерываемом) участке.Поэтому элемент И 43 не срабатывает, триггер 44 остается в единичном состоянии и устройство продолжает реализацию параллельной микропрограммы аналогично описанному выше. Однако как только в очередной микрокоманде параллельной микропрограммы выдается сигнал окончания критичес-кого участка с выхода 16 дешифратора 14, происходит аналогично указанному запись кода адреса очередной микрокоманды параллельной микропрограммы. в регистр адреса 6. Кроме того, первый триггер регистра 20 устанавливается в нулевое состояние и открывает элемент И 43, В этом случае триггер 44 устанавливается в нулевое состояние, инициируя тем самым продолжение вьптолнения основной микропрограммы. При переходе к основной микропрограмме также каки при переходе от основной к параллельной микропрограмме по сигналу с выхода элемента И 43 через элемент ИЛИ 48 срабатывает элемент И 49 и осуществляется аналогично описанному выше, сохранение состояния прерыва емой параллельной микропрограммы в регистре 53 н восстановление ин. - формации о реннициируемой основной микропрограмме из регистра 54.В процессе функционирования во время ожидания основной микропрограммы (до окончания ее) параллеаьная микропрограмма может завершиться (фиг. 4),В последней микрокоманде параллельной микропрограммы с .выхода 18дешифратора 14 выдается сигнал окончания параллельной микропрограммы,по которому с выхода 26 дешифратора22,выдается сигнал окончания параллельной микропрограммы,на выход 56устройства в качествесообщения операционной системе ЭВМ. В данном случае до окончания основной микропрограммы можно задать устройству прй,необходимости выполнение еще однойпараллельной микропрограммы. При;этом операционная система ЭВМ подает на вход,2 код операции, опредФ 1 яющий начальный адрес очередной па-раллельной микропрограммы, а управ-.ляющий сигнал пуска формируется цОсигналу с выхода 26 дешифратора 22,который через элемент задержки 1,ИЛИ 2 открывает элементы И 4, и осу.ществляется запись начального адресаочередной параллельной микропрограь- мы в регистр б. Одновременно с выхода 26 дешифратора 22 сигнала, задерманным на элементе задержки 1, черезэлемейт ИЛИ 19 сбрасывается регистр 20. После этого устройство продол-:, жает работать в режиме.параллельйой . реализации основной и параллельной микропрограмм.Если в процессе реализации счи- тывается конечная микрокоманда ос- новной микропрограммы, то сигнал с выхода 17 дешифратора 14 устанавливает в единицу третий раэ ряд регист: ра 20, который инициирует на выходе 24 дешифратора 22 сигнал, которыйпоступает на выход 56 устройства дляинформирования операционной системы ЭВМ об окончании основной микропро". граммы.и необходимости подачи на вход 28 устройства начальйого адреса очередной основной микропрограм-, мы. Этот же сигнал через элемент ИЛИ 45 открывает элементы И 46, разрешая тем самым прохождение адреса:, .микрокоманд параллельной микропрограммы. Далее устройство реализуЕт только параллельную микропрограмму. до ее окончания. По окончании параллельной. микропрограммы (фиг. 4) возбуждается вы ход 23 дешифратора 22 и выдает сигнал окончания обоих микропрограмм. По этому сигналу триггер 58 уста- навливается в нулевое состояние и ,запрещается прохождение тактовых импульсов с генератора 59 через эле- мент И 60 на управляющий вход блока памяти 9, При подаче управляющего сигнала пуска на вход 57 устройство переходит к параллельной реализацйиосновной и параллельной микропро,граммы аналогично описанному вьые.Технико-экономическую эффективность предлагаемого устройства оце,нивают следующим образом. Степеньувеличения быстродействия устройства о определяется выражением, =фп-фооф у"оьщ 0 1 О зададим следующие значения вели-чин, входящих в Формулу Ы цо = 10 -10Яо, = 10Число микрокоманд ожидания составляет до 20 от общей длины,мик ропрограммы, тогда можно задать величинупо формулефомеПодставив заданные значения длявеличины Иощ, 2 о, и, получаютсреднюю оценку степени увеличениябыстродействия устройства:10 ф 100 210 = 2 ф 103 9 6ЗЬ щ 100.= 100,где а оценивается в количествемикрокоманд, которые может выполнитьпредлагаемое устройство за время,решения адекватной задачи устройЗО ством-прототипом.По отношению к базовому объекту1 ИТЕЬ 8080 выигрыш по быстродействиюоценивается по Формуле.35 ИР1 л л3 ожом р "фоп (ъоХ)фоцоКох("амй- ) 40 При значении параметров. выбран-ных выше 6 о = 997.В предложенном устройстве могутбыть реализованы микропрограммы,имеющие критические участки, парал-.45 лельные микропрограммы могут. иметь.микрокоманды ожидания, управлениеблоками (узлами) объекта управлениявозможно как в режиме разделениявремени, т,е. поочередного исполь 50 зовання одних и тех же блоков, таки в режиме закрепления эа определенной,микропрограммой блоков (узлов)объекта управления.Предлагаемое устройство позволяетсущественно. расширить возможности55 микропрограмчы и управляемого объекта, а также повысить быстродей-,ствие устройства за счет сокращениянепроизводительных затрат времени,связанных с необходимостью повтор ного выполнения с начала прерваннойи затем дообслуживаемой микропрограммы.