Процессор параллельной обработки

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 797126 А Об Р 15/00, 9/О ГОСУДАРСТВЕННОЕ ПАТЕНТНОВЕДОМСТВО СССР(72) А.И.Садовникова, П.А.Осетров, В.М.Елагин, Н,В.Ефремов. А.И,Горбунова, Я.8,Косачев, Ю,М,Петров и А,Ю.Антонов (56) Однородные вычислительные среды, Архитектура и реализации, Доклады всесоюзной школы-семинар по параллельной обработке информации. Препринт М 41, Львов: ФМИ, АН УСССР. 1981.(54) ПРОЦЕССОР ПАРАЛЛЕЛЬНОЙ ОБРАБОТКИ(57) Изобретение относится к вычислительной технике и может быть использовано в составе специализированных быстродействующих вычислительных систем, коммутационная сеть которых организована по принципу гиперкуба, Цель изобретения - повышение быстродействия портовых блоИзобретение относится к вычислительной технике и может быть использовано в составе специализированных быстродействующих вычислительных систем, коммутационная сеть которых организована по принципу гиперкуба,Известно устройство. содержащее арифметико-логическое устройство. регистр команд, 8 мультиплексоров 4, триггера, узел константы, дешифратор команд, выходы которого соединены с мультиплексорами, триггерами и арифметико-логическим устройством. выход которого соединен с входом первого триггера. выход которого ков. Процессор параллельной обработки содержит первый и вторей дешифраторы, регистр ввода-вывода, регистр первого операнда, регистр второго операнда, первый и второй блоки оперативной памяти, два регистра состояния, с первого по четвертый счетчики адреса, блок управления оперативной памяти, коммутатор, арифметико-логическое устройство, дешифратор арифметико-логического устройства, четыре триггера, пять мультиплексоров, блок управления и йагистиальный элемент. Введение первого и второго регистров состояния. с первого по четвертый счетчиков адреса, блока управления оперативной памятью, второго блока оперативной памяти, коммутатора, арифметико-логического устройства, с первого по четвертый триггеров, с первого по пятый мультиплексоров, блока управления, второго дешифратора и магистрального элемента обеспечивает достижение цели, 2 з.п. ф-лы, 4 ил., 2 табл. соединен с входом второго триггера и входом первого мультиплексора, второй вход которого соединен с выходом второго триггера, выход первого мультиплексора, второй вход которого соединен с выходом второго триггера, выход первого мультиплексора соединен с входол 1 второго мультиплексора, группа выходов которого соединена с группой выходов устройства и с группой выходов третьего и четвертого мультиплексоров, вход котороо соединен с входом третьего триггера и вьходом четвертого триггера, вход которого со динен ходол 1 пятого мультиплексора,ный выход которого соединен с информационным входом второго триггера и с третьим входом девятого элемента И, выход которо го соединен с пятым выходом блока, третий выход которого соединен с выходом восьмого элемента И, второй, третий, четвертый и пятый входы которого соединены соответственно с первым, вторым, третьим и четвертым входами счетчика, инверсный выход которого соединен с входами элемента НЕ, с установочными входами первого и второго счетных триггеров и входом признака "Код операции выдан" блока, вход режимов работы блока соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первым и вторым входами второго элемента ИЛИ, выход которого соединен с первым входом третьего элемента ИЛИ, выход которого со. единен с шестым выходом блока, девятый выход которого соединен с выходом шестого элемента И и перацм входом четвертого элемента ИЛИ, выход которого является десятым выходом блока, вход кода операции блока соединен с вторым входом первого элемента И, вход признака кода операции блока соединен с вторым входом седьмого элемента И, выход пятого элемента И соединен с вторым входом четвертого элемента .ИЛИ, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с вторым входом третьего элемента ИЛИ, инверсный выход первого триггера соединен с информационным входом первого триггера.3; Процессор по п,1, о т л и ч а ю щ и йс я тем, что блок управления оперативной памяти содержит дешифратор, с первого по пятый триггеры, с первого по шестой элементы И. первый и второй элементц ИЛИ, первый и второй элементы И-ИЛИ, выход дешифратора подключен к третьему выходу блока, пятый выход которого соединен с выходом первого элемента И. первый вход которого соединен с первым входом второго элемента И, инаеоснцм входом дешифратора и с инверсными входами установки в "О" с первого по четвертый триггеров и является входом "Код операции вцдан" блока, вход стробироаания которого соединен с входом синхронизации первого триггера и с вторым входом второго и первым входом третьего элементов И, выход которого, соединен с входом синхронизации пятого триггера, прямой выход которого является первым выходом блока, второй и четвертый выходы которого соединены соответственно с выходами четвертого и пятого элементов И, входкода операции блока соединен с первыми входами первого и второго элементов 2 ИИЛИ, выходы первого и второго элементов 2 И-ИЛИ соединены соответственно с первыми входами четвертого и пятого элементов И, вход кода операции блока соединен синверсным входом шестого элемейта И, выход которого соединен с вторыми входами первого и второго элементов 2 И-ИЛИ, третьи и четвертые входы которых являются управляющим входом блока, вход кода операции блока соединен с входом дешифратора, с первы и вторым инверсными входами и с первым и вторым прямыми входами первого элемента ИЛИ, выход которого соединен с входом шестого элемента И, прямой выход первого триггера соединен с входом синхронизации второго триггера, выход которого соединен с вторыми входами первого и третьего элементов И, третьи входы которых соединены между собой и с третьим входом второго элемента И, с инверсным выходом и информационным входом первого триггера,.четвертый вход первого элемента И соединен с инверсным выходом четвертого триггера, первым входом второго элемента ИЛИ и информационным входом четвертого триггера, вход синхронизации которого соединен с информационным входом и инверсным выходомтретьего триггера, пятым входам первогоэлемента И и с вторым входом второго элемента ИЛИ, выход которого соединен с вторыми входами четвертого и пятого элементов И, третьи входы которых соединеныс инверсным выходом пятого триггера и с входом синхронизации третьего триггера, информационный вход пятого триггера подключен к потенциалу логической единицы, выход второго элемента И соединен с входом установки "О" пятого триггера, инверсный ацход и информационный вход второго триггера соединены с четвертым входом второго элемента И.179712 б дактор О.Стенин Заказ 654 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ С 113035, Москва, Ж, Раушская наб., 4/5Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101 Состав Техред ль А,СадовниковаМоргентал Корректор Н,Ревскакоторого соединен с выходам шестого мультиплексора, выходы которого соединены свходами седьмого, восьмого мультиплексора и с входами устоойства, выходы седьмогои восьмого мультиплексоров соединены свходами арифметика-логического устройства, командные входы устройства соединеныс регистром команд, выход которого соединен с узлом констант, выход которого соединен с пятым мультиплексором, выход.регистра команд соединен с выходом устройства,Недостатками этого устройства я вля ются его конструктивная сложность и низкаяпроизводительность,Наиболее близким к предлагаемому потехнической сущности является матричныйпараллельный процессор, содержащиймультиплексор-дешифратор, регистр вводавывода, регистр первого операнда, регистрвторого операнда, сумматор, триггер переноса, ОЗУ, первая группа входов которого со;единена с группой адресных входовпроцессора, вторая группа входов которогосоединена с группой входов мультиплексора-дешифратара, группа выходов которогосоединена с регистром ввода-вывода, регистром первого операнда, регистром второгооперанда, триггером переноса и ОЗУ, информационный вход процессора соединенсо входом регистра ввода-вывода, выхоц которого подключен к первому выходу процессора, выход регистра первого операндаподключен к первому входу сумматора иглобальному выходу процессора, выход регистра второго операнда подключен к второму входу сумматора, третий вход которогосоединен с выходом триггера переноса, агруппа выходов сумматора соединена смультиплексором-дешифратором,Недостатками устройства являются ограниченные функциональные возможностии невысокое быстродействие,Цель изобретения - повышение быстродействия за счет введения двух двухвходовых памятей и обеспечения обменаинформацией по коммутационной сети, организованной па принципу гиперкуба.Поставленнаяцель достигается тем, чтов процессор параллельной обработки, содержащий первый дешифратор, арифметико-логическое устройство. регистрввода-вывода, регистр первого операнда,регистр второго операнда, первый блок оперативной памяти, блок управления, первыйвход кода операции соединенный с входомпервого дешифратора, первый информационный вход-выход соединенный с информационным входам регистра вваца-вывода,дополнительно введены первый и второй регистры состояния, с первого по четвертый счетчики адреса, блок упраления оперативной памятью, второй блок оперативной памяти, коммутатор, арифметика-логическое 5 устройство, второй дешифратор, с первогопо четвертый триггеры, с первого по пятый мультиплексоры, блок управления, третий дешифратор и магистральный элемент, информационный вход-выход которого 10 является вторым информационным входомвыходом процессора, вход синхронизации которого соединен с входами синхронизации блока управления и блока управления оперативной памяти, первый выход которо го соединен с входами "Выборка" первогоблока оперативной памяти и второго блока оперативной памяти, второй выход блока управления оперативной памяти соединен с входом "Запись-чтение" первого блока опе ративной памяти, первый и второй выходыкоторого соединены соответственно с пеавым и вторым информационными входами коммутатора, первый и второй выходы которого соединены соответственно с информа ционными входами регистров первого ивторого операндов, выход регистра первого операнда соединен с входом первого операнда арифметика-логического устройства, первым информационным входом первого ЗО мультиплексора и информационным входомрегистра ввода-вывода, выход регистра второго операнда соединен со входом второго операнда арифметика-логического устройства, первый и второй информационные выЗ 5 ходы которого соединены соответственно синформационными входами первого и второго триггеров, выход первого триггера соединен с первым информационным входом второго мультиплексора, выход которого соединен с входом переноса арифметика-логического устройства, выход второго триггера соединен с входом третьего операнда арифметика-лагическога устройства и с первыминформационным входом треть его мультиплексора, выход которого соединен с третьим информационным входом коммутатора, третий выход которого соединен с информационным входом третьего триггера и с первым информационным 50 входом четвертого мультиплексора. выходкоторого соединен с первым информационным входам магистрального элемента, информационный выход которого соединен с информационным входом четвертага триг гера и первым информационным входам пятого мультиплексора, выход которого соединен с четвертым информационным входом коммутатора, четвертый выход которого соединен с информационным вкадом первого блока оперативной памяти, первыйи второй адресные входы которого соединены соответственно с выходами первого и второго счетчиков адреса, информационные входы с первого по четвертый счетчиков адреса соединены с выходом первого регистра состояния, второй выход которого соединен с управляющим входом коммутатора. пятый выход которого соединен с информационным входом второго блока оперативной памяти, первый и второй выходы которого соединены соответственно с пятым и шестым информационными входами коммутатора, вход признака "Код операции выдан" процессора соединен с входом признака кода операции блока управления, с входом страГирования первого дешифратора, с первым стробирующим входом блока управления оперативной памяти, третий выход которого соединен с входом режима работы с первого по четвертый счетчиков адреса, информационные выходы третьего и четвертого счетчиков адреса соединены соответственно с первым и вторым адресными входами второго блока оперативной памяти, вход "Запись-чтение" второго блока оперативной памяти соединен с четвертым выходом блока управления оперативной памяти, пятый выход которого соединен с входом разрешения записи первого регистра состояния, выход первого дешифратора соединен с входом режима работы первого регистра состояния, первый информационный вход которого и первый информационный вход второго регистра состояния соединены с вторым входом кода операции процессора. третий вход кода, операции процессора соединен с вторым информационным входом первого регистра состояния и с вторым информационным входом первого мультиплексора, второй и третий информационные входы второго мультиплексора соединены с шинами логического нуля и логической единицы, третий информационный вход-выход процессора соединен с вторым информационным входом-выходом регистра ввода-вывода, выход которого соединен с вторым информационным входом третьего мультиплексора, управляющий вход которого соединен с первым выходом блока управления. выход первого мультиплексора соединен с вторым информационным входом второго регистра состояния, вход кода операции арифметика-логического устройства соединен с выходом второго дешифратора, вход признака "Сопровождение ввода-вывода" процессора соединен с входом разрешения записи регистра вводавывада, вход стробирования которого соединен с вторым выходом блока управления, первый. третий выходы которого соединены с первым входом синхронизации с первого по четвертый триггеров, четвертый выход блока управления соединен с вторым входом синхронизации с первого по четвертый 5 триггеров; выход четвертого триггера соединен с вторым информационным входом пятого мультиплексора, третил информационный вход которого соединен с выходом третьего триггера и вторым информацион ным входом четвертого мультиплексора, управляющий вход которого соединен с первым выходом второго регистра состояния, второй выход которого соединен с входом режима работы блока управления и с 15 входом третьего дешифратора, выход которого соединен с управляющим входом пятого мультиплексора, пятый информационный вход которого соединен с информационным входом процессора, первый выход первого 20 регистра состояния соединен с входом режима работы блока управления оперативной памяти, пятый выход блока управления соединен с входами синхронизации регистров первого и второго операндов, второй 25 выход первого регистра состояния соединен с входом разрешения записи регистра ввода-вывода, шестой выход блока управления соединен с управляющим входом магистральногоо элемента, седьмой и восьмой 30 выходы блока управления соединены соответственно с вторым и третьим управляющими входами коммутатора, девятый выход блока управления соединен с управляющим входом первого мультиплексора, десятый 35 выход блока управления соединен с входомзаписи второго регистра состояния, третий выход которого соединен с входом разрешения работы арифметика-логического устройства, четвертый и пятый выходы вто рого регистра состояния соединены соотвтственно с первым и вторым входами кода операции блока управления, четвертый вход кода операции процессора соединен со входами кода операции блока управле ния оперативной памяти и блока управления, пятый вход кода операции процессора соединен с управляющим входом второго мультипексора.Блок управления содержит счетчик, 50 первый и второй триггеры. элемент исключающее ИЛИ, с первого по деьятый элементы И. с первого по четвертый элементы ИЛИ и элемент НЕ, выход которого является четвертым выходом блока, первый вход кода 55 операции которого соединен с первым входом первого элемента ИЛИ, выход которого соединен с первым входам первого элемента И, выход которого соединен с седьмым выходом блока, первый выход которого соединен с вторым входом первого элемента5 10 15 20 25 30 35 40 45 50 55 ИРИ и с выходом второго элемента И, первый вход котороо соединен с первым входом третьего элемента И и выходом четвертого элемента И, первый вход которого соединен с первыми входами пятого ишестого элементов И и с входом кода операции блока, вход кода операции блока соединен с первыми входами элемента ИСКЛЮЧИЮЩЕЕ ИЛИ и седьмого элемента И, выход которого является восьмым выхором блока, второй выход которого соединен с выходом третьего элемента И, второй вход которого, второй вход второго элемента И, второй вход пятого элемента И, инверсный вход шестого элемента И, прямой вход четвертого элемента И подключены к входу кода операции блока, второй инверсный вход четвертого элемента И соединен со вторым входом шестого элемента И, инверсным входом пятого элемента И и подключен к входу кода операции блока, . вход синхронизации блока соединен с первыми входами восьмого и девятого элементов И, счетными входами счетчика и первого триггера, прямой выход которого соединен с вторым входом девятого элемента И и со счетным вхором второго триггера, инверсный выход которого соединен с информационным входом второго триггера и с третьим входом дсвятого элемента И, выход которого соединен с пятым выходом блока, третий выход которого соединен с выходом восьмого элемента И. второй, третий, четвертый, и пятый входы которого соединены соответственно с первым, вторым, третьим и четвертым выходами счетчика, инверсный вход которого соединен с входами элемента НЕ, с установочными вхдами первого и второго счетных триггеров и входом принака "Код операции выдан" блока. вход рэх:имов работы блока соединен со вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первым и вторым входами второго элемента ИЛИ, выход которого соединен с первым входом третьего элемента ИЛИ, выход которого соединен с шестым выходом блока, девятый выход ксторого соединен с выходом шестого элемента И и первым входом четвертого элелента ИЛИ, выход которого является де. сятым выходом блока, вход кода операции блока соединен с вторым входом первого элемента И, вход признака кода операции блока соединен с вторым входом седьмого элемента И. выход пятого элемента И соединен с втаоым входом четвертого элемента ИЛИ, выход элемента ИСКЛЮЧАЮЦЕЕ ИЛИ соединен с вторым входом третьего элемента ИЛИ, инверсный выход первого триггера соединен с информационным входом первого триггера. Блок управления оперативной памяти содержит дешифратор, с первого по пятый триггеры, с первого по шестой элементы И, первый и второй элементы ИЛИ, первый и второй элементы И-ИЛИ, выход дешифратора подключен к третьему выходу блока, пятый выход которого соединен с выходом первого элемента И, первый вход которого соединен с первым входом второго элемента И, инверсным входом дешифратора и с инверсными входами установки в ноль с первого по четвертый триггеров и является входом "Код операции выдан" блока. вход стробирования которого соединен с входом синхронизации первого триггера и с вторым входом второго и первым входом третьего элементов И, выход которого соединен с входом синхронизации пятого триггера, прямой выход которого является первым выходом блока, второй и четвертый выходы которого соединены соответственно с выходами четвертого и пятого элементов И, вход кода операции блока соединен с первыми входами первого и второго элементов 2 ИИЛИ, выходы первого и второго элементов 2 И-ИЛИ соединены соответственно с первыми входами четвертого и пятого элементов И, вход кода операции блока соединен с инверсным входом шестого элемента И. выход которого соединен с вторыми входами первого и второго элементов 2 И-ИЛИ, третьи и четвертые входы которых являются управляющим входом блока, вход кода операции блока соединен с входом де.оифратора, с первым и вторым инверсными входами и с первым и вторым прямыми входами первого элемента ИЛИ, выход которого соединен с входом шестого элемента И, прямой выход первого триггера соединен с входом синхронизации второго триггера, выход которого соединен с вторыми входами первого и третьего элементов И, третьи входы которых соединены между собой и с третьим входом второго элемента И, с инверсным выходом и информационным входол первого триггера, четвертый вход первого элемента И соединен с инверсным выходом четвертого триггера, первым входом второго элемента ИЛИ и информационным входом четвертого триггера, вход синхронизации которог) соединен с инфорчационныл 1 входом и инверсным выхадол 1 третьего триггера, пятым входом первого злел 1 ента И и с вторым входом второго элемента ИЛИ, выход которого соединен с вторыл 1 и входами четвертого и пятогсЪлементов И, третьи входы которых соединены с инверсным выходом пятого триггера и с входом синхронизации третьего триггера, инфорллционный вход пя ого триггера подклю ен к потенциалу логической единицы, выход второго элемента И соединен с входом установки в ноль пятого триггера, инверсный выход и информационный вход второго триггера соедине.ны с четвертым входом второго элемента И,На фиг,1 представлена функциональная схема процессора параллельной обработки; на фиг.2 - функциональная схема блока управления; на фиг.3 - функциональная схема блока управления оперативной памятью; на фиг,4 - пример построения внутреннего гиперкуба,Процессор параллельной обработки включает первый дешифратор 1, регистр 2 ввода-вывода, регистр 3 первого операнда, регистр 4 второго операнда, первый блок 5 оперативной памяти, первый регистр б состояния, второй регистр 7 состояния, первый счетчик 8 адреса, второй счетчик 9 адреса, третий счетчик 10 адреса, четвертый счетчик 11 адреса, первый блок 12 управления оперативной памятью, второй блок 13 управления оперативной памятью. коммутатор 14, арифметика-логическое устройство 15, второй дешифратор 16, первый триггер 17, второй триггер 18, третий триггер 19, четвертый триггер 20, первый мультиплексор 21, второй мультиплексор 22, третий мультиплексор 23, четвертый мультиплексор 24, пятый мультиплексор 25, блок 26 управления, третий дешифратор 27. магистральный элемент 28, группу входов кода операции 29, вход 30 "Код операции выдан", вход синхронизации 31, первый информационный вход-выход 32, второй информационный вход-выход 33, третий информационный вход-выход 34, вход 35 "Сопровожение ввода-вывода", инфорлационный вход процессора 70, а блок управления содержит счетчик 36, первый триггер 37, второй триггер 38, элемент 39 ИСКЛЮЧАЮЩЕЕ ИЛИ, первый элемент 40 И, второй элемент 41 И, третий элемент 42 И, четверты элемент 43 И, пятый элемент 44 И, шестой элемент 45 И, седьмой элемент 46 И, восьмой элемент 47 И, девятый элемент 48 И, первый элемент 49 ИЛИ, второй элемент 50 ИЛИ, третий элемент 51 ИЛИ, четвертый элемент 52 ИЛИ, элемент 53 НЕ, а блок управления оперативной памятью содержит дешифратор 54, первый триггер 55. второй триггер 56, третий триггер 57, четвертый триггер 58. пятый триггер 59, первый элемент 60 И, второй элемент 61 И, третий элемент 62 И, четвертый элемент 63 И, пятый элемент 64 И, шестой элел 1 ент 65 И, первый элемент 66 ИЛИ, второй элемент 67 ИЛИ, первый элемент 68 2 И-ИЛИ, второй элемент 69 2 И-ИЛИ,Устройство работает следующим образом.Процессор параллельной обработкипредназначен для решения широкого клас 5 са задач, алгоритмы которых допускают,параллельную обработку данных.Процессор параллельной обработки состоит из первого,дешифратора 1, обеспечивающего прием информации из10 микрокоманды в первый регистр б состояния, регистр 2 ввода-вывода(рвв), обеспечивающего прием входной информации илипередачу выходной информации, регистра 3первого операнда и регистра 4 второго опе 15 ранда, первого блока 5 оперативной памятии второго блока 13 оперативной памяти, второго регистра 7 состояния, четырех счетчиков 8, 9. 10, 11 адреса, блока 12 управленияоперативной памяти, коммутатора 14, эриф 20 метико-логического устройства 15, второгодешифратора 1 б, четырех триггеров 17, 18,19, 20, пяти мультиплексоров 21, 22, 2324,25, блока 26 управления, третьего дешифратора 27, магистрального элемента 28.25 Управление работой процессора осуществляется микропрограммно, Код операцииК.О) - 23-разрядный,Функциональное назначение разрядовКО:30 "0" разряд КО - МН - разрешение записи по обмену по второму информационному входу-выходу и внутренниминформационным входам;"20"-"22" разряды КО - указатель формата поля управления,50 При отсутствии сигнала "Код операциивыдан" КОВ) в блоке 12 управления оперативной памяти и блоке 26 управления происходит установка в "0" состояниетриггеров 55, 56, 57, 58, счетчика 36 и триг 55 геров 37, 38 соответственно.По сигналу 30 КОВ и тактовол 1 у импульсу синхронизация 31 срабатывает в блокеуправления 12 оперативной памяти элементИ 61, формируя на триггере 59 сигнал "Выборка", поступающий на первый блок 5 опе 179712635 носа СО (см. табл.1) 45 50 ративной памяти и второй блок 13 оперативной памяти.Прежде чем начать работу необходимо в регистры состояния записать управляющую информацию, По третьему тактовому импульсу срабатывает элемент И 60 в блоке управления 12 оперативной памяти и формирует в первом дешифраторе 1 сигнал, разрешающий прием информации из КО во вспомогательный регистр первого регистра 6 состоянля. Регистр 6 состоит из четырех буферных регистров, на которых хранятся следующие адреса двух входов двух памятей, трехразрядного регистра кода АЛУ, трехразрядного регистра управления коммутатором памяти и признак направления передачи ввода-вывода. Прием на первый регистр 6 состояния информации с 12 по 19 разряды КО выполняется в зависимости от трехразрядного кода указателя формата 22, 21, 20 разряды КО). Первыл дешифратор 1 в зависимости от кода указателя формата формирует следующие управляющие слгналы:М 22 М 21 М 20000 - сигнал, обеспечивающий прием М 12-19 в первый буферный регистр адре-.са;001 - сигнал, обеспечивающий прием М 12-19 в второй буферный регистр адреса;010 - сигнал, обеспечлвающий прием М 12-19 в третил буферный регистр адреса;011 - сигнал, обеспечивающий прием М 12-19 в четвертый буферный регистр адреса;100 - сигнал, обаспечивающий прием М 12-14 в трехразрядный регистр кода АЛУ, М 15-17 в трехразрядный регистр управления коммутаторами памяти, У 18, разрешаюц ий запись информации в РВ В и М 19, разрашающий чтение информации из РВВ;101 - сигнал, обеспечивающий прием М 19 при наличии "1" состояния в М 12 в триггер признака направления ввода-вывода.Приам на второй регисто 7 состояния . информации выполняатся лиоо иэ памяти.либо иэ дзвятнадцатого разряда КО, При коде указателя формата 101 девятнадцатый разряд КО через мультиплексор 25 поступает на информационные входы втооого регистра 1 состояния, а при кода указателя формата 110 инфорглация с выхода коммутатора через мультиплексор 25 также поступает на информационные входы второго регистра 7 состояния. 5 10 15 20 25 30 Прием информации на второй регистр 1 состояния выполняется при наличии "1" в разрядах 13-18 КО.При наличии "1" в 13 разряде КО состояние информационного входа заносится в триггер ГН, разрешающий запись информации внутреннего и внешнего обмена в оперативну:о память,При наличил "1" в 14 разряде КО состояние информационного входа с мультиплексора 25 заносится в триггер Р 2, разрешающий запись в блок оперативной памяти результата АЛУ или информации из РВВ.При наличии "1" в 15, 16, 17 разрядах КО состояние информационного входа с мультиплексора 25 заносится соответственно в триггера ГОО, ГО 1, Р 02, осуществляющих выбор соседнего по обмену процессорного элемента,При наличии "1" в 18 разряде КО состряние информационного в хода с мультиплексора 25 заносится в триггер ГМ, "0" состояние которого обеспечивает выполнение арифметических и логических операций с прямыми операндами, "1" состояние обеспечивает выполнение арифметическаих и логических операций с инверсными операндами.В зависимости от состояния трехразрядного регистра кода АЛУ арифметико-логическое устройство выполняет следующие действия с хранением результата в триггере результата ВО и переноса в триггере переАрифметико-логическое устройство 15 состоит из сумматора, триггера 18 результата, триггера 17 переноса и узла управления переносом. АЛУ выполняет арифметика-логические операции над двумя одноразрядными операндамл и переносом. На триггере 18 результата хранится результат предыдущей операции. Узел управления переносом формирует управляющиа сигналы в зависимости от 2-3 разрядов КО При "0" состоянии этих двух разрядов на триггере переноса сохраняется прежнее . состояние, при состяонии 01 этих разрядов выполняется запись переноса в триггер переноса, при состоянии 10 этих разрядов "0" значение переноса поступает на вход АЛУ, при состоянии 11 этих разрядов "1" значение переноса поступает на вход АЛУ,Коммутатор 14 обеспечивает обмен информацией между ПЭ и двумя 5, 13 блокэми оперативной памяти. Управление коммутатором осуществляется с помощью трехразрядного (РХ, РУ, Р 2 регистра управления коммутатором памяти, являющимся частьюпервого регистра 6 состояния. Нулевое состояние РХ колмутирует,первый информационный выход 1 блока оперативной памяти к входу АЛУ, а первый информационный выход 2 блока оперативной памяти к перво му и третьему входам коммутатора У, единичное состяоние коммутирует первый информационный выход 2 блока оперативной памяти к входу АЛУ, а первый информационный выход 1 блока оперативной памяти. 10 к первому и третьему входам коммутатора У. Нулевое состояние РЕ коммутирует второй информационный выход 1 блока оперативной памяти к второму входу коммутатора У., а второй информационный выход 2 блока 15 оперативной памяти к четвертому входу коммутатора У. Единичное состоянйе РЕ коммутирует второй информационный выход 2 блока оперативной памяти к второму 20 входу коммутатора У, а первый информационный выход 2 блока оперативной памяти к четвертому входу коммутатора У. Нулевоесостояние РУ коммутирует первый вход коммутатора ко входу У АЛУ и четвертый вход к входу триггера 19, единичное состояние РУ коммутирует второй вход коммутатора к входу У АЛУ, а.третий вход коммутатора - к входу триггера 19. Вьходной коммутатор 25 управляется разрядом Р 7 регистра управления, Нулевое состояние Р 7 коммутирует либо результат операции, либо вводимую информацию, при наличии "1" состояния в триггере ЕЕ, к второму информационному входу 1 блока оперативной памяти, а информацию, которой обмениваются ПЭ при наличии "1" состояния "0" разряд КО, к второму информационному входу 2 блока оперативной памяти, Единичное состояние 35 РЕ коммутирует результат операции или 40 вводимую информацию при наличии "1" состояния в триггере ЕЕ, к 2.информационному входу 2 блока оперативной памяти, а информацию обмена при наличии "1" состояния "0" разряда КО к второму информационному входу 1 блока оперативной памяти,Запись в оперативную память информации обмена разрешается сигналом МН из 45 кода операции и флагом ЕН второго регистра 7 состояния. Запись результата разрешается сигналом Мй из кода операции и 50 флагом ЕЕ второго регистра 7 состояния. Запись вводимой информации разрешается сигналом "Запись ввода-вывода" ЗВВ) и осуществляется по следующей формуле ЗП ОЗУ 1=МНлЕНпРЛчРЛл;ЛйчЗВВ)пЕ 2 ЗП ОЗУ 2 = М Нл ЕН и РЛч РЕл(МйчЗ В В)п ЕЕ Формирование этих сигналов выполняется в блоке управления оперативной памяфлагом ЕЕ. Формирование сигналов записи в ПЭ 55 ти на элементах ИЛИ 66, И 65, 2 И-ИЛИ 68,2 И-ИЛИ 69, И 63. И 64.Значение информации обмена формируется из семи значений:- входы й, поступающие на мультиплексор 24 от 4 внутренних соседей;- второй информационный вход-выходН;- ТН - значение входа-выхода Н изпредыдущего такта;- собственный выход и,Мультиплексирование сигналов выполняется под управлением дешифратора 27 взависИмости от кодов ЮО, Ю 1, Е 02 второго регистра 7 состояния (см, табл.2).Параллельный процессор представляетсобой однородную систему, состоящую изодинаковых ПЭ, соединенных между собойпо принципугиперкуба внутреннего и внешнего,На фиг.4 приведен пример построениявнутреннего четырехмерного гиперкуба.Внешний гиперкуб строится по тому жепринципу. Каждый процессорный элементимеетдвоичный номер, разрядность которого равна мерности гиперкуба, Соседние,ПЭ имеют номера, отличающиеся от данного в одном разряде. Номер соседних ПЭ поп 1, п 2, пЗ, Ь 4 связям отличаются одном изчетырех младших разрядов, Номера соседних ПЭ по внешним связям Н отличаются водном из старших разрядов.Обмен данными междч ПЭ по внутренним и внешним связям позволяет организовать нерегулярную передачу данных. Вкаждом ПЭ выделяется область памяти, вкоторой хранится адрес, содержащий информацию об адресате и само сообщение, Вмаксимальной конфигурации системы количевство ПЭ Я=2.и каждый ПЭ характеризуется 20-разрядным адресом, 16 разрядовкоторого зада,от внешний адрес, а 4 разряда - внутренний адрес. Каждое сообщениесопровождается относительным адресом,получаемым суммой по МОО 2 номеров ПЭисточника и приемника сообщений. При передаче информации каждый ПЭ анализирует адрессообщения, хранящегося в памятии в случае неравенства "0 внешнего адресамаршрут сообщени внутреннего гиперкуба- дополнительный внутренний адрес на ПЭномер которого равен номеру позициивнешнего адреса, значение которого равно1, Затем ПЭ попарно обмениваются дополнительными адресами или сформированными на основе их обработки признаками ипринимают решение о взаимнол обменесвоими сообщениями или об отказе от него.Система сохраняет работоспособностьпри наличии в ней дефектных ПЭ. В процес1797126 16 се выполнения тестовой программы ПЭ сравнивают результаты с соседними ПЭ. По результатам сравнения в оперативной паф о р мул а из о б рете н ия 1. Процессор параллельной обработки, содержащий первый дешифратор, регистр ввода-вывода, арифметико-логическое устройство, регистр первого операнда, регистр второго операнда, первый блок оперативной памяти, блок управления, первый вход кода операции процессора соединен с входом первого дешифратора, первый информационный вход-выход процессора соединен с первым информационным входом регистра ееода-вывода, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродействия, в него дополнительно введены первый и второй регистры состояния, с первого по четвертый счетчики адреса.блок управления оперативной памятью, второй блок оперативной памяти, коммутатор, второй дешифратор, с первого по четвертый триггеры, с первого по пятый мультиплексоры, третил дешифратор и магистральный элемент, информационный вход-выход которого является вторым информационным входом-выходом процессора, вход синхронизации которого соединен с входами синхронизации блока управления и блока управления оперативной памяти, первый выход которого соединен с входами "Выборка" первого блока оперативной памяти и второго блока оперативной памяти, второй выход блока управления оперативной памяти соединен с входом "Запись-чтение" первого блока оперативной памяти, первцй и второй выходы которого соединены соответственно с первым и вторым информационными входами коммутатора первый и второй выходы которого соединены соответственно с информационными входами регистров первого и второго операндов, выход регистра первого операнда соединен с входом первого операнда арифметика-логического устрсйстав. первым информацион.ным входом первого мультиплексора и информационным входом регистра ввода- вывода, выход регистра второго операнда соединен с входом второго операнда арифметико-логического устройства. первый и второй информационные выходы которого соединены соответственно с информационными входами первого и второго триггеров, выход первого триггера соединен с первым мяти ПЭ записываются биты годности соседних ПЭ, ПЭ не обмениваются с дефектными соседними ПЭ,информационным входом второгомультиплексора, выход которого соединен с входом переноса арифметико-логического устройства, выход второго триггера соединен с входом третьего операнда арифметика-логического устройства и с первым информационным входом третьего мультиплексора, выход которого соединен с третьим информационным входом коммутатора, третий выход которого соединен с информационным входом третьего триггера и с первым информационным входом четвертого мультиплексора, выход которого соединен с первым информационным входом магистрального элемента, информационный выход которого соединен с информационным входом четвертого триггера и первым информационным входом пятого мультиплексора, выход которого соединен с четвертым информационным входом коммутатора, четвертый выход которого соединен с информационным входом первого блока оперативной памяти, первый и второй адресные входы которого соединены соответственно с выходами первого и второго счетчиков адреса, инфосмационные входь с первого по четвертый счетчиков адреса соединены с выходом первого регистра состояния, второй выход которого соединен с управляющим входом коммутатора. пятый выход которого соединен с информационным входом второго блока оперативной памяти, первый и второй выходы которого соединены соответственно с пятым и шестым информационными входами коммутатора, вход признака "Код операции выдан" процессора соединен с входом признака кода операции блока управления, с входом стробирования первого дешифратора, с первым стробирующим входом блока управления оперативной памяти, третий выход которого соединен с входом режима работы с первого по четвертый счетчиков адреса, информационные выходы третьего и четвертого счетчиков адреса соединены соответственно с первым и вторым адресными входами второго блока оперативной памяти, вход "Запись-чтение" второго блока оперативной памяти соединен с четвертым выходом блока управления оперативной памяти, пятый выход которого соединен с вхо 1797126дом разрешения записи первого регистра состояния, выход первого дешифратора соединен с входом режима работы первого регистра состояния, первый информационный вход которого и первый информационный вхзд второго регистра состояния соединены с вторым входом кода операции процессора, третий вход кода операции процессора соединен с вторым информационным входом первого регистра состояния и с вторым информационным входом первого мультиплексора, второй и третий информацирнные входы второго мультиплексора соединены с шинами логического нуля и логической единицы, третий информационный вход-выход процессора соединен с вторым информационным входом-выходом регистра ввода-вывода, выход которого соединен с вторым информационным входом третьего мультиплексора. управляющий вход которого соединен с первым выходом блока управления, выход первого мультиплексора соединен с вторым информационным входом второго регистра состояния, вход кода операции арифметико-логического устройства соединен с выходом второго дешифратора, вход признака "Сопровождение ввода-вывода" поацессооа соединен с входом разрешения записи регистра ввода-вывода, вход стробирования которого соединен с вторым выходом блока управления, первый, третий выходы которого соединены с первым входом синхронизации с первого по четвертый триггеров, четвертый выход блока управления соединен с вторым входом синхронизации с первого по четвер. тый триггеров, выход четвертого триггера соединен с вторым информационным входом пятого мультиплексора, третий информационный вход которого соединен с выходом третьего триггера и вторым информационным входом четвертого мультиплехсора. управляющий вход которого соединен с первым выходом второго регистра состояния, второй выход которого соединен с входом режима работы блока управления и с входом третьего дешифратора, выход которого соединен с уп ра вля ющим входом пятого мультиплексора, пятый информационный вход которого соединен с информационным входом процессора. первый выход первого регистоа состояния соединен с входом ре-" жима работы блока управления оперативной памяти, пятый выход блока управления соединен с входами синхронизации регистров первого и второго операндов, второй выход первого регистра состояния соединен с входом разрешения записи регистра авода-вывода, шестой выход блока управления соединен с управляющим входом мвгистрального элемента, седьмой и восьмой выходы блока управления соединены соответственно с вторым и третьим управляющими входами коммутатора, девятый выход блока управления соединен с управляющим входом первого мультиплексора, десятый выход блока управления соединен с вхсгдом записи второго регистра состояния, третий выход которого соединен с входом разрешения работы арифметико-логического устройства, четвертый и пятый выходы второго регистра состояния соединены соответственно с первым и вторым входами кода операции блока управления, четвертый вход кода операции процессора соединен с входами кода операции блока управления оперативной памяти и блока управления, пятый вход кода операции процессора соединен с управляющим входом второго мультиплексора.2, Процессор по п.1,отл ича ющи йс я тем, что блок управления содержит счетчик, первый и второй триггеры, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, с первого по девятый элементы И, с первого по четвертый элементы ИЛИ и элемент НЕ, выход которого является четвертым выходом блока, первый вход кода операции которого соединен с первым входом первого элемента ИЛИ, выход которого соединен с первым входом первогоэлемента И, выход которого соединен с седьмым выходом блока, первый выход которого соединен с вторым входо первогоэлемента ИЛИ и с выходом второго элемента И, первый вход которого соединен с первым входом третьего элемента И и выходомчетвертого элемента И, первый вход которого соединен с первыми входами пятого и шестого элементов И и с входом кода операции блока, вход хода операции блока соединен с. первыми входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и седьмого злемента И, выход которого является восьмым выходом блока, второй выход которого соединен с выходом третьего элемента И, второй вход которого, второй вход второго элемента И, второй вход пятого элемента И, инверсный вход шестого элемента И, прямой вход четвертого элемента И подключены к входукода операции блока, второй инверсный вход четвертого элемента И соединен с вторым входом шестого элемента Иинверсным входом пятого элемента И и подключен к входу кода операции блока, входсинхронизации блока соединен с первыми входами восьмого и девятого элементов И,счетными входами счетчиками и первого триггера, прямОй выход которого соединен с вторым входом девятого элемента И и со счетным входом второго триггера, инверс